局部总线控制器mpcxx中文手册下册.docVIP

第章L 图10-20. LBC中的存贮控制器的基本操作 可以把每个存贮体（片选）通过其基址寄存器中的机器选择位（BRn[MSEL]）分配给这三种机器的任何一个，如图10-20所示。如果存贮体匹配，对应的机器（GPCM、SDRAM或UPM）就掌管控制访问的外部信号，并一直保持控制直到操作结束。 10.4.1 基本系统结构 下面几个小节介绍LBC的基本系统结构。 10.4.1.1 地址和地址空间检查 将已定义的基址写入BRn寄存器，将对应的地址掩码写入ORn寄存器。每当请求访问局部总线时，将内部事务的地址与每一个存贮体进行比较。该地址由ORn[BA]和ORn[AM]屏蔽，通过将该地址的19个最高有效位与每个存贮体的基址进行比较来译码地址。如果与一个存贮控制器存贮体匹配，那么就使用由该存贮体的BRn和ORn所定义的属性控制存贮器的访问；如果与多个存贮体匹配，那么编号最小的存贮体处理存贮器访问（也就是说，存贮体0的优先级高于存贮体1）。 10.4.1.2 外部地址锁存允许信号（LALE） 局部总线使用一条复用的地址/数据总线，所以LBC必须辨别在同一条总线（LAD[0:31]）上出现的地址阶段和数据阶段。当LALE信号有效时，表示为地址阶段，此时LBC在LAD[0:31] 信号上驱动存贮器的地址。外部地址锁存器使用这一信号捕获地址并将其提供给存贮器或外设的地址信号。当LALE无效时，LAD[0:31]作为访问的（双向）数据总线。所有的地址阶段都使LALE有效，信号时长可编程，介于1到4个总线时钟周期之间。 LALE有效的频率在三种存贮控制器之间会有所变化。对于PGCM，将每一次有效认为是一次独立的访问，相应地，在每一次这样的访问之前LALE有效。比如，为了满足32字节cache行的传输，驱动8位端口的GPCM会让LALE和有效32次。SDRAM控制器使LALE有效只是为了启动给定起始地址的一次突发传输，因此，对于SDRAM来说，通过32位端口传输32字节的cache行可能只需要让LALE有效一次。对于UPM，LALE有效的次数依赖于UPM RAM是何如编程的。典型地，UPM单次访问使LALE有效一次，但是可以根据情况对UPM编程，多次使LALE有效，还能修改LA[27:31]的值而与LALE无关。一般地，当使用GPCM和SDRAM控制器时，如果使用足够宽的锁存器在LALE有效阶段捕获全部地址，就不必使用LA[27:31]。如果LBC正生成它自己的突发地址序列，UPM可能使用LA[27:31]。 为了说明LBC如何处理大事务，图10-21给出了GPCM在执行从地址0x5420开始的32字节写操作时的LBC信号。注意，在32次LALE有效的每一次有效期间，LA[27:32]精确地镜像LAD[27:32]，但在数据阶段，只有LAD[0:7]和LDP0由有效数据和奇偶校验位驱动。 注意：所有地址和信号的值均用16进制表示。D(Bk)表示32字节数据的第k个字节，P(Bk)表示第k个数据字节的校验位。 图10-21. 将32个字节写入地址0x5420进行8位GPCM举例 10.4.1.3 数据传输确认（TA） LBC内的三种存贮控制器产生内部传输确认信号TA（transfer acknowledge），允许采样（读）或修改（写）时LAD[0:31]上的数据。数据采样/数据修改总是发生在总线周期结束的时候，此时LBC使TA内部有效。在LBC调试模式下，也可以从外部在信号LDVAL上观察到TA。GPCM和SDRAM控制器根据选项和模式寄存器中的定时参数自动的生成TA，UPM只有在UPM模式下置位了UTA RAM字比特位的情况下才产生TA。图10-22给出了LALE、TA（内部）和。注意，TA和LALE不可能同时有效，在LALE有效期间，（或其它任何控制信号）保持无效或冻结。 图10-22. 使用LALE、TA和的基本LBC总线周期 10.4.1.4 数据缓冲控制（LBCTL） 存贮控制器为局部总线提供了数据缓冲控制信号LBCTL，这一信号在访问受GPCM或UPM控制的存贮体时被激活，置位ORn[BCTLD]可以禁止LBCTL。访问SDRAM机控制的存贮体不激活LBCTL控制。在GPCM模式下，LBCTL可以进一步由LBCR[BCTLC]配置，充当外部或外部信号。 如果把LBCTL配置为数据缓冲控制信号（LBCR[BCTLC]＝00），在存贮控制器操作的第一个周期的总线时钟的上升沿让该信号有效（高电平），与LALE一致。如果访问是写，LBCTL在整个写期间保持高电平。但如果访问是读操作，LALE无效性和LBCTL变为无效（低电平），这样存贮器设备才能驱动总线。如果当前挂起了连续读操作，则在下一次事务开始之前让LBCTL有效一个总线时钟周期（也