A.相位频率侦测器(PhaseFrequencyDetector，PFD).doc

5GHz鎖相迴路設計 專題生: 湯姆克魯斯、om Cruise 指導教授: xxx ( 摘要—隨著科技的進步，產業技術不斷的進步，功耗已成為現今的射頻積體電路(RFIC)主要的設。 關鍵字— 導論 Times New Roman。大小為10，左右對齊。導論內容最好分四個段落撰寫為佳。 Ex. 鎖相迴路(Phase-Locked Loop，PLL)是系統中的電路，其中鎖相的核心電路就是壓控震盪器(Voltage Control Oscillator，VCO)，然而壓控震盪器容易受到環境的影響(如電源電壓變化時的穩定度、環境溫度變化時的穩定度、外界磁場與振動的影響)以及電路本身的雜訊影響，使得振盪訊號在頻譜上發生偏移或是相位雜訊太大，而這些情形將會影響到鎖相迴路無法進行相位鎖定與輸出波形的跳動。 然而在，電壓控制震盪器和除頻器是兩個最具挑戰性的子電路。 原理與架構簡介 鎖相迴路的迴路分析 在相域(phase domain)上PFD可以視為一個減法器，將輸入訊號的相位與除頻器之回饋訊號的相位相減，而充電泵可以視為一個增益及具有依固定增益，VCO可以視為一個具有增益的積分器，根據以上的模型推導，整個所相迴路的線性模型可以被視為如圖一:鎖相迴路方塊圖。 實驗步驟與過程 此次設計主要架構為單模除數的PLL應用在5GHz，以下將依序介紹各個電路架構。 相位頻率偵測器(Phase Frequency Detector，PFD) 設計相位頻率偵測器時，主要有幾個重要的考量，一個是可以偵測相位差的最小值，另一個是最高可操作的頻率，而且其線性度也很重要。在鎖相迴路中，相位頻率偵測器可偵測相位差可偵測的最小值通常是有其極限。 在傳統相位頻率偵測器中，加入額外延遲來改善禁止區(Dead-zone)將會使最長延遲路徑增加，限制了最高操作頻率。 三階低通濾波器(Loop-filter) 三階迴路濾波器是在原本的二階迴路濾波器之後再接上一個由RL與CL所組成的低通濾波器，其轉移函數為(1)式: 壓控震盪器(Voltage Control Oscillator，VCO) LC諧振震盪器基本的操作原理是xxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx。 實驗 模擬以做為電路模擬之主要工具，接著再由電磁模擬做模擬驗證。 結 本次專題完成了一個使用台積電0.18μm CMOS製程設計的5GHz鎖相迴路，此鎖相迴路達到xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx。 誌謝 感謝實驗室各學長大力協助…………………………………………………………………………….讓我在過程中學習並且解決相當多關於所相迴路的架構以及電路佈局上的問題。 參考資料C. Y. Kuo, J.Y. Chang and S. I. Liu, “A spur-reduction technique for a 5-GHz frequency synthesizer,” IEEE Tans. Circuits and Systems-I:Regular Papers, vol.53, pp. 526-533, Mar. 2006 G. D. Astis, D.Cordeau, J. M. Paillot, L. Dascalescu, “A 5-GHz Fully Integrated Full PMOS Low-Phase-Noise LC VCO,” IEEE J. Solid-State Circuits, vol. 40, no. 10, pp. 2087-2091, Oct. 2005. S. Levantino, C. Samori, A. Bonfanti, SLJ. Gierkink, AL. Lacaita, V. Boccuzzi, “Frequency dependence on bias current in 5-GHz CMOS VCOs: impacts on tuning range and flicker noise upconversion,” IEEE Journal of Solid-State Circuits, vol. 37, no. 8, pp.1003-1011, 2002. S. Pellerano, S. Laventino, C. Samori, and A. Lacaita, “