迭代均衡接收机中TURBO译码器的FPGA实现.pdf

迭代均衡接收机中TURBO译码器的FPGA实现 钟秋萍 衡伟 东南大学移动通信国家重点实验室江苏南京210096 摘要：针对迭代均衡接收机中的Turbo译码器，本文重点讨论了其基于滑动窗的Log—Map算法的FPGA实现方案。 该方案采用流水线和多时钟设计，提高了译码的速度：同时通过加滑动窗和对关键模块的复用．降低了系统成本。 整个设计采用Verilog HDL语言，并在Xilinx的Virtexllpro系列上得NT实现。 关键字：迭代均衡接收机Turbo译码器Log-MAP算法 Design and Implementation ofTurbo Decoder Based on FPGA in Turbo—equalization Receiver Zhong Qiuping Heng Wei National Mobile Communications Research Laboratory,Southe％t University,N觇jing，210096，China Abstract：The main concentration of this paper is to present the implementation of Log-MAP algofithm by ufing a sliding-window technique for Turbo decodmg in turbo-equalization receiver based Oil FPGA To impmve the decoding speed，the pmposed method employs pipe·line and multi—clock designing techniques Furthermore，the COSt carl be reduced by employing sliding-window technique and reusing the key module The whole design process is described by Verilog HDLlanguage and implemented Oil VirtexlIpm series ofXilinx Key Words：Turbo。equalization Receiver Turbo decoding Log-lVlap algorithm 1引言 1993年，随着Turbo码的出现“，Turbo原理“3受到了学者们的普遍重视并且在通信领域得到了广泛 的应用。文章“1将均衡器与Turbo译码器进行联合，提出了一种迭代均衡算法。该算法的基本思想是SISO 均衡器利用Turbo译码器提供的外信息来消除码阿干扰(ISI)，而Turbo译码器通过利用SISO均衡器提供 的发送比特的先验信息来提高译码性能，两者之间辅之以交织器并通过迭代运算来提高系统的性能。该迭 代均衡接收机基本结构如图1所示。本文提出了’种用FPGA实现该接收机中Turbo译码器的方案。该方 案采用流水线和多时钟设计来提高译码速度，并且通过加滑动窗和关键模块的复用来降低系统成本。 信 图1 迭代均衡接收机基本结构 2 Turbo码编译码原理 输出信息比特 2．1 Turbo码编码器 Turbo编码器通常由2个或多个带反馈的递归系统卷积(RSC)码经过交织器并行级联而成。系统Turbo 码的输入信息序列在经过交织器送入Rsc编码器的同时送到编码器输出端，每个RSC编码器的输出的校 476 现代电子信息技术理论与应用 验比特经过打孔处理后，与系统码一起经过并串变换后可以组成任意码率的Turbo玛。Turbo码编码结构 图如图2所示。经过编码器后输出的序列为：Y={x，，x，}a 2，2 Turbo码译码器 信且翩x x5 圈2 Turbo码编码原理 图3 Turbo码译码原理 如图3所示Turbo码译码器是由两个完全相同的软输入软输出(SISO)RSC分量译码器构成。译码器 中的交织器与编码器中的交织器相同。其中每个分量译码器将各自所得到的外信息送给另一个分量译码器 作为其先验信息，这样经过多次迭代两个RSC译码器的外信息趋于稳定，似然比逼近于对整个码的最大似 然译码，然后对此似然比进行硬判决，即可得到信息序列的每一比特的最佳估值序列。在迭代均衡译码中， 不仅要计算出信息位的似然比，还要计算出校验位的似然比。 RSC译码器的译码算法通常可以使用软输入软输出的MAP算法”1，及其对数域实现的Log—Map算法和 简化的Max—Log-Map算法，也可以使用软输出维特比算法SOVA。由于Log-Map算法的实现比MAP算法简单， 且性能等同于MAP算法，因此本文采用的是Log-Map算法。