PLD硬件特性.pptVIP

可编程逻辑器件（Programmable Logic Device）PLD是70年代发展起来的一种数字逻辑集成器件，是大规模集成电路技术发展和计算机辅助设计的产物，是一种半定制的集成电路。 结合EDA技术可以快速方便地构建数字电路系统。 CPLD和FPGA是两大类大规模可编程逻辑器件。是EDA技术的对象。 学习ASIC技术，掌握可编程逻辑器件的设计方法，已成为现代电子系统设计人员必须具备的基本技能之一。 PLD概述 “与-或”结构组成的PLD器件的功能比较简单。ROM存储电路是一种给出地址信号得到输出数据，存储单元存储的信息不同，地址单元输出的数据就不同，这也是一种输入输出逻辑关系，是通过给地址“查表”来实现的。多个查表构成查表阵列，即可编程门阵列(Programmable Gate Array) 乘积项可编程结构和查表可编程结构分别是CPLD和FPGA的基本工作原理。 可编程逻辑器件的发展情况，大体可以分为六个发展阶段： （1）20世纪70年代初，熔丝编程的可编程只读存储器PROM和可编程逻辑阵列PLA是最早的可编程逻辑器件。 （2）20世纪70年代末，对PLA器件进行了改进，AMD公司推出了可编程阵列逻辑。 （3）20世纪80年代初，Lattice公司发明了电可擦写的、比PAL器件使用更灵活的通用可编程阵列逻辑GAL。 （4）20世纪80年代中期，Xilinx公司提出了现场可编程的概念，同时生产出了世界上第一个FPGA器件。 （5）20世纪80年代末，Lattice公司又提出了在系统可编程的概念，即ISP技术，并且推出了一系列的具备在系统可编程能力的CPLD器件。 （6）进入20世纪90年代以后，集成电路技术进入到飞速发展的时期。并且出现了内嵌复杂功能块（如加法器、乘法器、RAM、PLL CPU核、DSP核等）的FPGA （7）进入21世纪，集成电路的规模和集成度有巨大的进步，利用FPGA可方便实现SOPC（System On a Programmable Chip）。 1、按照集成度来区分不同PLD器件 低级程度：可用逻辑门数在500门以下PROM,PAL,PLA,GAL 高集成度：CPLD，FPGA 都属于复杂PLD 2、从结构上分类 乘积项结构器件：其基本结构为“与—或阵列”的器件，大部分简单PLD和CPLD都属于这个范畴。 查找表结构器件：基本结构类似于“门阵列”的器件，它由简单的查找表组成可编程逻辑门，再构成阵列形式，FPGA器件都属于这种器件。 PLA 上图是一个6*3PLA与8*3PROM的比较，二者在大部分实际应用中可以实现相同的逻辑功能。PLA相比较与PROM可以节省乘积相线，在PLA规模增大时优势明显。 PLA的利用率高，但是需要逻辑的与或最简表达式，对于多输入函数涉及的算法比较复杂，两个阵列均可编程会是编程后器件运行速度减慢。因此使用受到限制，只在小规模逻辑上应用。 MAX7000系列 每个宏单元包含一个可编程的“与阵列”和固定的“或”阵列，以及一个可配置寄存器，每个宏单元共享扩展乘积项和高速并联扩展乘积项它们向每个宏单元提供32个乘积项，以构成复杂逻辑函数。 MAX7000结构中包含有5个主要部分：逻辑阵列块，宏单元，扩展乘积项(共享和并联)，可编程连线阵列和I/O控制块。 宏单元 可编程寄存器：可单独被配置为带有可编程时钟控制的D，T，JK，SR触发器工作方式实现时序逻辑功能。也可以将寄存器旁路掉，以实现组合逻辑电路工作方式。 每个寄存器支持异步清零和异步置位功能由乘积项选择矩阵分配。每个寄存器复位可由低电平有效的全局专用引脚信号来驱动。 每个可编程寄存器可按照3种时钟输入模式： 可编程寄存器的3种时钟输入模式 全局时钟信号：能实现最快的时钟到输出性能，全局时钟输入直接连向每一个寄存器的CLK端。 全局时钟由高电平有效的时钟信号使能：提供每个触发器的时钟使能信号。 用乘积项实现一个阵列的时钟：触发器来自隐埋的宏单元或I/O引脚的信号进行控制，其速度较慢。 I/O控制块 引脚的三态缓冲控制端接地时，输出高阻，这时可以做专用输入引脚。三态缓冲控制端接电源时，输出一直使能，为普通输出引脚。MAX7000结构提供双I/O反馈。当I/O引脚被配置成输入引脚时，与其相联的宏单元可以作为隐埋逻辑使用。 MAX7000的I/O控制块还提供减缓输出缓冲器的电压摆率选择项，以降低工作速度要求不高的信号在开关瞬间产生的噪声。 MAX7000为了降低功耗，提供可编程的速度或功率优化，应用设计中可以关键部分全功率状态而其余部分可工作在低功率状态。 I/O工作电压，E，S系列5伏电压，A和AE系列为3.3伏混合工作电压，B系列2.5伏工作电压。 Xlinx公司的XC4000系列，Spartan系列，Altera公司