2-chapter3Multilevelmemory解读.ppt

3.9.2 访问方式保护 对主存信息的使用可以有三种方式：读(R)、写(W)和执行(E)，相应的访问方式保护就有R、W、E三种方式形成的逻辑组合。 3.10 本章小结 对存储器的要求是容量大、速度快、成本低。为了解决了这三方面的矛盾，计算机采用多级存储体系结构，即cache、主存和外存。CPU能直接方问内存(cache、主存），但不能直接访问外存。存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。 广泛使用的SRAM和DRAM都是半导体随机读写存储器，前者速度比后者快，但集成度不如后者高。二者的优点是体积小，可靠性高，价格低廉，缺点是断电后不能保存信息。 只读存储器和闪速存储器正好弥补了SRAM和DRAM的缺点，即使断电也仍然保存原先写入的数据。特别是闪速存储器能提供高性能、低功耗、高可靠性以及移动性，是一种全新的存储器体系结构。 双端口存储器和多模块交叉存储器属于并行存储器结构。前者采用空间并行技术，后者采用时间并行技术。这两种类型的存储器在科研和工程中大量使用。 cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache体系，指令cache与数据cache分设体系。 要求cache的命中率接近于1。 主存与cache的地址映射有全相联、直接、组相联三种方式。其中组相联方式是前二者的折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。 CPU与Cache之间的数据传送是以字为单位。 主存与Cache之间的数据传送是以块为单位。 CPU读主存时，便把地址同时送给Cache和主存，Cache控制逻辑依据地址判断此字是否在Cache中，若在此字立即传送给CPU?，否则，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。 3、Cache的命中率 从CPU来看，增加一个cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间。为了达到这个目的，在所有的存储器访问中由cache满足CPU需要的部分应占很高的比例，即cache的命中率应接近于1。由于程序访问的局部性，实现这个目标是可能的。 在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有： ???????h=Nc/（Nc+Nm) 若tc表示命中时的cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则cache/主存系统的平均访问时间ta为： ta=h*tc+(1-h)tm 追求的目标是，以较小的硬件代价使cache/主存系统的平均访问时间ta越接近tc越好。 设r=tm/tc表示主存慢于cache的倍率，e表示访问效率，则有 e=tc/ta=tc/(h*tc+(1-h)*tm ? =1/(h+(1-h)*r =1/(r+(1-r)*h 由表达式看出，为提高访问效率，命中率h越接近1越好，r值以5~10为宜，不宜太大。 命中率h与程序的行为、cache的容量、组织方式、块的大小有关。 3.6.2?主存与Cache的地址映射 无论选择那种映射方式，都要把主存和cache划分为同样大小的“块”。 选择哪种映射方式，要考虑： 硬件是否容易实现 地址变换的速度是否快 主存空间的利用率是否高 主存装入一块时，发生冲突的概率 以下我们介绍三种映射方法。 1、全相联的映射方式 映射方法（多对多） 主存内容可以拷贝到任意行 地址变换 标记实际上构成了一个目录表。 图3.33 全相联映射Cache(3.33.swf) (1)将地址分为两部分（块号和字），在内存块写入Cache时，同时写入块号标记. (2)CPU给出访问地址后，也将地址分为两部分（块号和字），比较电路块号与Cache 表中的标记进行比较，相同表示命中，访问相应单元；如果没有命中访问内存，CPU 直接访问内存，并将被访问内存的相对应块写入Cache。 (3)特点 优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代价高的相联存储器 (4)应用场合 适用于小容量的Cache 2、直接映射方式 (1)映射方法（一对多）如： ⑴i= j mod m? ⑵主存第j块内容拷贝到Cache的i行? ⑶一般i和m都是2N级 [例]cache容量16字，主存容量256字，则地址2，18，34…..242等都存放在cache的地址2内，如果第一次2在cache中，下次访问34内容，则不管ca