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第七章 可编程逻辑器件PLD §7-1 可编程逻辑器件PLD概述 §7-2 可编程逻辑器件PLD的基本单元 §7-3 可编程只读存储器PROM和可编程逻辑阵列PLA §7-4 可编程逻辑器件PAL和通用逻辑阵列GAL §7-5 高密度可编程逻辑器件HDPLD原理及应用 §7-6 现场可编程门阵列FPGA §7-7 随机存取存储器（SRAM） 1. 专用输出基本门阵列结构 一个输入 四个乘积项且通过 或非门低电平输出 如输出采用或门，为高电平有效 PAL器件。 若采用互补输出的或门，为互补 输出器件。 输入信号 四个整积项 2. 可编程I/O输出结构 可编程I/O结构如下图所示。 8个乘积项 两个输入，一个来自外部I，另一来自反馈I/O 当最上面的乘积项为高电平时，三态 门开通，I/O可作为输出或反馈；乘积 项为低电平时，三态门关断，是输入。 3. 寄存器型输出结构：也称作时序结构，如下图所示。 8个乘积项 或门的输出通过D触发器， 在CP的上升沿时到达输出。 触发器的Q端可以 通过三态缓冲器 送到输出引脚 触发器的反相端反馈回与 阵列，作为输入信号参与 更复杂的时序逻辑运算 CP和使能是PAL的公共端 4. 带异或门的寄存器型输出结构： 增加了一个异或门 把乘积项分割成两 个和项 两个和项在触发器的输入端异或之后， 在时钟上升沿到来时存入触发器内 有些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。 如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。 （二）PAL16L8的使用 PAL的例题请同学参看图7-35、图7-36和例6。 应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定PAL16L8的引脚和编程。 目前能够支持PAL的编程软件已相当成熟，芯片应用也很普及，但是由于其集成密度不高、编程不够灵活，且只能一次编程，很难胜任功能较复杂的电路与系统。 二、通用阵列逻辑GAL器件 采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。 与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell）， GAL和PAL在结构上的区别见下图： PAL结构 GAL结构 适当地为 OLMC进行 编程，GAL 就可以在功 能上代替前 面讨论过的 PAL各种输 出类型以及 其派生类型 （一）GAL器件结构和特点 GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型 1. GAL16V8的基本结构（下图） 8个输入缓冲器 8个输出反馈缓冲器 一个共用时钟CLK 8个输出缓冲器 8个OLMC 2. GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图： 组合输出 时序输出 3. 输出逻辑宏单元OLMC组态 输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态： 专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。 (1) 专用输入组态 ：如下图所示： 此时AC1(n)＝1，AC0＝0，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止， I/O可以作为输入端，提供给相邻的逻辑宏单元。 本级输入信号却来自另一相邻宏单元。 (2) 专用输出组态：如下图所示： AC1(n)＝0，AC0＝0，四路反馈数据选择器FMUX输出接在低电平， 本单元的反馈信号和相邻单元的信号都被阻断 由于或非门，使异或门的输出不经过D触发器，直接由处于使能状态的三态门输出 由于与非门输出使第一条乘积项经过乘积项数据选择器作为或门的输入 (4) 寄存器组态：当AC1(n)＝0，AC0＝1时，如下图所示。 （3）同学自学 此时OMUX选中触发器的输出同相Q端作为输出信号， 反馈输入信号来自D触发器的反相端 或门的输入有8个乘积项 OE、CLK作为输出缓冲器的使能信号和时钟，作为公共端 4. GAL是继PAL之后具有较高性能的PLD，和PAL相比，具有以下特点： (1) 有较高的通用