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数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 课程内容(一) 介绍Verilog HDL, 内容包括： Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍Verilog testbench 激励和控制和描述 结果的产生及验证 任务task及函数function 用户定义的基本单元(primitive) 可综合的Verilog描述风格 课程内容(二) 介绍Cadence Verilog仿真器, 内容包括： 设计的编译及仿真 源库(source libraries)的使用 用Verilog-XL命令行界面进行调试 用NC Verilog Tcl界面进行调试 图形用户界面(GUI)调试 延时的计算及反标注(annotation) 性能仿真描述 如何使用NC Verilog仿真器进行编译及仿真 如何将设计环境传送给NC Verilog 周期(cycle)仿真 课程内容(三) 课程内容(四) 课程内容(五) 自动布局布线工具(Silicon Ensemble)简介 课程安排 共54学时 (18) 讲课，27学时 Verilog (5) Synthesis (3) Place Route (1) 实验，24学时 Verilog (5) Synthesis (2) Place Route (1) 考试，3学时 参考书目 Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia Ambit Synthesis 《硬件描述语言Verilog》 清华大学出版社，Thomas Moorby，刘明业等译，2001.8 第二章 Verilog 应用 学习内容 使用HDL设计的先进性 Verilog的主要用途 Verilog的历史 如何从抽象级(levels of abstraction)理解 电路设计 Verilog描述 术语定义(terms and definitions) 硬件描述语言HDL：描述电路硬件及时序的一种编程语言 仿真器：读入HDL并进行解释及执行的一种软件 抽象级：描述风格的详细程度，如行为级和门级 ASIC：专用集成电路(Application Specific Integrated Circuit) ASIC Vender：芯片制造商，开发并提供单元库 自下而上的设计流程：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法 。 自顶向下的设计流程：一种设计方法，先用高抽象级构造系统，然后再设计下层单元 RTL级：寄存器传输级(Register Transfer Level)，用于设计的可综合的一种抽象级 Tcl：Tool command Language, 向交互程序输入命令的描述语言 什么是硬件描述语言HDL 具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言 这种特殊结构能够： 描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性 HDL主要有两种：Verilog和VHDL Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL起源于ADA语言，格式严谨，不易学习。 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。 为什么使用HDL 使用HDL描述设计具有下列优点： 设计在高层次进行，与具体实现无关 设计开发更加容易 早在设计期间就能发现问题 能够自动的将高级描述映射到具体工艺实现 在具体实现时才做出某些决定 HDL具有更大的灵活性 可重用 可以选择工具及生产厂 HDL能够利用先进的软件 更快的输入 易于管理 Verilog的历史 Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。 在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。 1986年，Moorby提出了用于快速门级仿真的XL算法。 1990年，Cadence公司收购了GDA公司 1991年，Cadence公司公开发表Verilog语言，成立了OVI(Open Verilog International)组织来负责Verilog HDL语言的发展。 1995年制定了Verilo