CPLD与FPGA工作原理简介解读.ppt

CP2 CPLD与FPGA工作原理简介 PLD： Programmable Logic Device 引论 PLD的思想来自PROM 3、时序电路剖析 2.1 电路符号与简化符号 一、电路符号 :原理图输入用常用符号描述 二、结构介绍用的简化符号 2.2 PROM工作原理 1、地址译码器： 2、存储矩阵 3、PROM的PLD框图 早期有人用ROM做数字电路。以4x2PROM为例，说明可将PROM当PLD使用。 阵列点文件 2.3 PLA 两者在大部分实际应用中，可实现相同的逻辑功能。 2.4 PAL 时序电路的实现： 缺点： 2.5 GAL 优点： B、寄存器模式组合输出双向口结构 B、组合输出双向口结构 B、输出反馈结构 2.6 CPLD结构与工作原理 二、宏单元： 2、乘积项选择矩阵 3、并行扩展乘积项 4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 三、逻辑阵列块[LAB] 2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 二、逻辑阵列块LAB(Logic Array Block) 1、逻辑单元LE 1）、查找表LUT原理 Look Up Table，是FPGA的最小逻辑构成单元． 大部分FPGA采用基于SRAM的查找表构造逻辑函数。 一个N输入LUT可实现N输入变量的任何逻辑功能，如 “与”、 “异或”等。 N不可能很大，否则LUT的利用率很低，输入多于N个的逻辑函数、必须用几个查找表分开实现。 2）可编程触发器： 可设置成D、T、JK或SR触发器。该寄存器的时钟、清零和置位信号可由全局信号通用I／O引脚或任何内部逻辑驱动。对于组合逻辑的实现，可将该触发器旁路。 3）进位链(Carry-In) 用来支持高速计数器和加法器，提供LE之间快速的向前进位功能。来自低位的进位信号经进位链向前送到高位，同时馈入LUT和进位链的下一段．这一特点使得FLEXIOK结构能够实现高速计数器、加法器和宽位的比较器。 4）级联链 (Cascade-In)： 可实现多输入(Wide-Input)逻辑函数。 相邻的LUT用来并行地完成部分逻辑功能，级联链把中间结果串接起来。级联链可以使用逻辑“与”或者逻辑“或”来连接相邻LE的输出(图3-37)．每个附加的LE提供有效输入4个，其延迟会增加少许。 5）输出驱动： LE有两个输出驱动内部互连，一个驱动局部互连．另一个驱动行或列的快速通道Fast Track的互连输出，这两个输出可以单独控制．可以实现在一个LE中，LUT驱动一个输出，而寄存器驱动另一个输出．因而在—个LUT中的触发器和LUT能够用来完成不相关的功能．能够提高LE的资源利用率。 三、快速通道(Fast Track)： 在FLEX10K结构中，Fast Track遍布于整个器件，可预测其延时性能。有些FPGA采用分段式连线结构，会使延时难以预测，从而降低了设计性能。 Fast Track连接是由遍布整个器件的“行互连”和“列互线”组成的。每行的LAB有一个专用的“行互连”，“行互连”可以驱动IO引脚或馈送到器件中的其他LAB。“列互线”连接各行。也能驱动I／O引脚。 四、I／O单元与专用输入端口IOC： FLEX10K的引脚由IOE驱动。IOE位于快速通道的行和列的末端，包含一个双向IO缓冲器和一个寄存器，这个寄存器可以用作需要快速建立时间的外部数据的输入寄存器，也可以作为要求快速“时钟到输出”性能的数据输出寄存器。IOE可以配置成输入、输出或双向口。 五、嵌入式阵列块EAB：Embedded Array Block 是在输入、输出口上带有寄存器的RAM块．是由一系列的嵌入式RAM单元构成。当要实现有关存储器功能时，每个EAB提供2048个位。 EAB可以非常方便地实现一些规模不太大的RAM、ROM、FIFO或双口RAM等功能块的构造。 当EAB用来实现计数器、地址译码器、状态机、乘法器、微控制器以及DSP等复杂逻辑时，每个EAB可以贡献100到600个等效门。 EAB可以单独使用，也可以组合起来使用． 每个寄存器支持异步清零和异步置位功能．乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个寄存器的复位端可以由低电平有效的全局复位专用引脚GCLRn信号来驱动。 每个可编程寄存器可以按三种时钟输入模式工作： ● 全局时钟信号：该模式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个寄存器的CLK端。 ● 全局时钟信号带时钟信号使能。由于