实验.计数器及其应用.docVIP

实验2.10 计数器及其应用 一、实验目的 1、中规模集成计数器的功能及使用方法。 2、集成计数器。 二、实验仪器及材料 数字逻辑电路实验箱和扩展板、芯片74LS00、74LS04、74LS10、74LS74、同步十进制可逆计数器74LS192（或CC40192）、同步计数器74LS161。 三、实验原理 计数器是数字电路系统中应用较多的基本逻辑器件。它的基本功能是统计时钟脉冲的个数，实现计数操作同时也用于与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。 计数器的种类很多。按构成计数器的各触发器是否使用一个时钟脉冲源来分分为同步计数器和异步计数器按进位体制的不同，分为二进制计数器、十进制计数器和任意进制计数器按计数过程中数字增、减不同，分为加法计数器、减法计数器和可逆计数器还有可预制数和可编计数器等等。 1、用D触发器构成异步二进制加法/减法计数器 如图2.10.1所示，由3上升沿触发的D触发器组成的3位二进制异步加法器。D触发器转换成为T型触发触发器反相输出端 若将图2.10.1改动将低位触发器的Q端与高一位的CP端相连，3位二进制异步减法器，如图2.10.2所示。 2、中规模十进制计数器中规模计数器74LS192是同步十进制可逆计数器引脚如图2.10.3所示为置数端CPU为加计数端CPd为减计数端为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为输入端，为清零端，Q0、Q1、Q2、Q3为输出端。74LS192功能10-1。 当清零端为高电平“1”时，计数器输出被直接清零（称为异步清零），当执行其他功能时，应为为为P0、P1、P2、P3入为为CPd接高电平，计数脉冲由加计数端CPU输入，在计数脉冲上升沿进行8421编码的十进制加法计数。在执行减计数时，加计数端的CPU接高电平，计数脉冲由减计数端的CPd输入，在计数脉冲上升沿进行8421编码的十进制减法计数。 　　表2-10-1　74LS192十进制加、减计数功能 输 入 输 出 MR CPU CP d P3 P2 P1 P0 Q3 Q2 Q1 Q0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加计数 0 1 1 ↑ × × × × 减计数 3、 计数器74LS161 同步计数器74LS161并行预置数据清零置数，计数和保持功能，进位输出端，可以串接计数器使用。脚排列如图2.10.4所示功能表10-2。 从表10-2中可知，该计数器具有信号清零，信号使能PE、TE，信号置数，时钟信号四个数据输入端P1、P2、P3、P4数据输出端Q1Q2、Q3、Q4以及进位输出端CO表10-2 74LS161同步计数器的功能表 清零 预置 使 能 时钟 预置数据输入 输 出 PE TE CP1 P2 P3 P4 Q1 Q2 Q3 Q4 0 × × × × × × × × 0 0 0 0 1 0 × × ↑ A B C D A B C D 1 1 0 × × × × × × 保 持 × 0 × × × × × 保 持 ↑ × × × × 计 数 4、计数器的级使用 一十进制计数器示09十个数为了扩大计数器范围，常用个十进制计数器级使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号来驱动下一级计数器。 同步十进制可逆计数器74LS192，利用进位输出控制高一位的加计数端构成的加数级连接图2.10.5。 5、实现任意进制计数 （1）用复位法获得任意进制计数器 假定已有一个N进制计数器，而需要得到一个M进制计数器时，只要M N，用复位法使计器计数到M时置零即获得M进制计数器。如图2所示为一个由74LS192十进制计数器接成的6进制计数器。 （2）特殊进制计数器特殊的12进制的计数器在数字钟里，对十位的计时顺序是1、2、3、……、11、12，即12进制，且无0数如图7所示当计数到13时，通过与非门产生一个复位信号，使74LS192第二片的时十位直接置成0000，而74LS192第一片，即时的个位直接置成0001，从而实现了从1开始到12的计数。四、实验内容 1、用二片74LS74双D触发器构成4位二进制异步加法计数器按图2.10.1连线，清零脉冲R接至逻辑电平开关，CP端接单次脉冲源（或1Hz连续脉冲），输出Q4、Q3、Q2、Q1接发光二极管显示插孔，接高电平“1”。 清零（将R接逻辑拨位开关的低电平）后，再拨到高电平，将单次脉冲接1Hz的连续脉冲，观察CPQ4~Q1的状态拟。 2、用