实验含异步清和同步时钟使能的十进制.docVIP

EDA技术基础实验报告 实验名称：含异步清0和同步时钟使能的十进制加法法计数器 姓名：李江虹 学号：20101613310068 专业及班级：通信工程（3）班 指导老师：刘文进 实验三 含异步清0和同步时钟使能的十进制 加法法计数器 一、实验目的： 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、实验原理 实验图1是一含计数使能、异步复位十进制加法计数器，例1是其VHDL描述。由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为1时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为0时将0000加载于锁存器。 图1 含计数使能、异步复位十进制加法计数器 三、实验内容 在MAX+plusII上参照例1(4位二进制计数器)进行设计、编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 【例1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; LOAD : IN STD_LOGIC; DATA :IN STD_LOGIC_VECTOR(3 DOWNTO 0); OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B; ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P_REG: PROCESS(CLK, RST,LOAD) BEGIN IF RST = 1 THEN CQI =0000; ELSIF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN CQI = DATA; ELSIF CQI=1001THEN CQI=0000; COUT =1; ELSE CQI=CQI+1; COUT =0; END IF; END IF; OUTY = CQI ; END PROCESS P_REG ; END behav; 四、引脚锁定以及硬件下载测试。 引脚锁定后进行编译、下载和硬件测试实验。 答：如上图所示，编译结果无错。 答：上图是编译正确完成生成的元器件。 答：仿真的结果如上图所示，在此程序中，将CQI的值赋给输出端OUTY，而由于存在延时性，所以在几个ns后输出端OUTY等于CQI的值。给一个25ns为周期的时钟信号时OUTY就开始计数，当记到9时，再当下一个时钟的上升沿到达时OUTY就由9变为0，而此时进位端COUT输出为1，而当OUTY输出为其他值时，此时进位端COUT输出为0，这就完成一个周期的计数，即完成了模为10的计数器；而当RET复位信号有效时， OUTY输出就跳变为0，又因为RET复位信号不受时钟影响，所以它实现了异步复位清零的功能；而当LOAD置数信号有效时，而且还要再时钟的作用下，OUTY输出才跳变为6（因为将输入DATA的值设为6），这就实现了同步置数的功能。 答：根据实验箱实际逻辑器件选择【“Assign”|“Device”|“FLEX10K”|“EPF10K10LC84-3”】，并根据下载板上的标识对管脚进行配置。以上是的图是我们进行管脚的安排，置位端LOAD选择K9对应芯片的47管脚，复位清零端RET选择K10对应芯片的48管脚，而DATA3—DATA0分别选择K13、K14、K15、K16芯片的的51、52、53、54管脚，进位端COUT选择3A对应芯片