数字逻辑电路第7章节.ppt

7.1 PLD 概述7.1.1 PLD 的电路结构及分类7.1.2 PLD 的编程工艺及描述的逻辑规则和符号7.1.3 PLD 的设计过程及主要优点7.2 只读存储器7.2.1 ROM 的内部结构7.2.2 用ROM 实现组合逻辑设计7.2.3 常用的LSI ROM器件7.3 可编程逻辑阵列7.4 可编程阵列逻辑7.4.1 组合PAL器件7.4.2 时序PAL器件 7.1? PLD (Programmable Logic Device)概述 专用集成电路ASIC：采用LSI和VLSI工艺制造的数字逻辑器件。 PLD：是ASIC的一个重要分支。 7.1? PLD (Programmable Logic Device)概述 PLD器件的发展历史： 7.1? PLD (Programmable Logic Device)概述 7.1.1 PLD的电路结构及分类 7.1? PLD (Programmable Logic Device)概述 PLD 的电路结构 7.1? PLD (Programmable Logic Device)概述 PLD 的电路结构 7.1.2 PLD 的编程工艺及描述的逻辑规则和符号 一、PLD 的编程工艺 1.掩膜可编程PLD：mask PLD 2.现场可编程PLD：PPLD (可编程PLD) EPPLD (可擦除可编程PLD) 　　　　　　　 EEPPLD (电可擦除可编程PLD) … ⑵ PLD 编程点的连结方法 ⑶ 与门的表示 ⑸ 与门的缺省状态 当一个输入缓冲器的互补输出同时接到某一个单独乘积项 时，该乘积项的输出总为０。如图中Ｄ： D = A?A ? B ? B = 0 这种状态称为与门的缺省状态。可用乘积项Ｅ的速记符号 表示。 7.1.3 PLD 的设计过程及主要优点 一、 PLD的设计过程 7.2 只读存储器 Read Only Memory 只读存储器按内部结构可分为： 7.2.1 ROM 的内部结构 举例：实现逻辑函数 ROM存储器 1. 用ROM实现4 × 4乘法器 32K ×8 EPROM组成框图 7.2.2 用ROM实现组合逻辑设计例1 将 4 位二进制数转换为 Gray 码。 例1 将 4 位二进制数转换为 Gray 码。 7.3 可编程逻辑阵列 (PLA) Programmable Logic Array 特点：与、或阵列都可编程 例 具有6个与项的4×3PLA的电路。 例 具有6个与项的4×3PLA的电路。 例 用PLA 实现4 位二进制数转换为 Gray 码。 7.4 可编程阵列逻辑 (PAL) Programmable Array Logic 特点：固定的或阵列和可编程的与阵列 7.4.1 组合 PAL 器件 7.4.1 组合 PAL 器件 7.4.1 组合 PAL 器件 7.4.1 组合 PAL 器件 7.4.2 时序 PAL 器件 时序 PAL 器件的部分输出连到D触发器的数据输入端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。 3. 寄存器输出结构，如图所示： 7.4.2 时序 PAL 器件 时序 PAL 器件分为两大系列：R系列和X系列。 7.4.2 时序 PAL 器件 4. 异或寄存器输出结构，如图所示： 7.5 通用逻辑阵列概述(GAL) Generic Array Logic 一、工艺上的改进 7.5 通用逻辑阵列概述(GAL) Generic Array Logic 二、结构上的的改进 R系列，与或阵列，如器件PAL16R6 (参见书P308图7.23) 具有三态输出功能 8个纯输入引脚 I1~I8 2个IO引脚(反馈)提供的输入引脚 IO1~ IO8 6个寄存器输出(或阵列)O2~O7 时钟CLK 输出使能OE X系列，与R系列不同，为异或运算，如器件PAL16X6 (参见书P310图7.24) Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Ol Ii CLK D C Q Q EN Evaluation on