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数字电子技术课程设计 课程设计名称：篮球竞赛30S计时器 班 级：120407 学 生 姓 名 ：张静 许丽丽 禹晶晶 指 导 教 师 ：刘丽伟 专 业：电子信息工程 2014年6月3日——6月6日 计算机科学与工程学院 篮球竞赛30秒计时器 题目 篮球竞赛30秒计时器 二、设计任务 1．计时器为30秒递减计时，其计时间隔为1秒。 2．系统设置外部操作开关，控制计时器的直接置数/启动和暂停/连续功能。 3．当计时器递减计时到零时，发出光报警信号。 三、设计过程 总体方案 框图 设计思想 本实验的核心部分是要设计一个30s计时器，同时要实现设计任务中提到的各种控制要求，因此该系统主要包括秒脉冲发生器、计数器、辅助时序控制电路(简称控制电路)和报警电路4个部分。其中，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的计数、暂停、连续计数、数码管的显示和亮灯功能。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。当启动开关闭合时，控制电路应封锁时钟信号CP，同时计数器完成置数功能，数码管显示30字样；当启动开关断开时，计数器开始计数。当暂停/连续开关拨在暂停位置上时，计数器停止计数，处于保持状态；当暂停/连续开关拨在连续位置上时，计数器继续递减计数。 2.单元电路设计 1）显示电路 图1 此电路通过将74LS48译码器的输出端与数码管相应的引脚相连，来实现数码管的显示功能。 脉冲产生电路 图2 脉冲产生电路是由555定时器构成的单稳态触发器。 图3 555各引脚主要功能： 1地GND 2触发TRI 3输出OUT 4复位RST 5控制电压CON 6门限(阈值)THR 7放电DIS 8电源电压VCC 3 ) 计数电路 74LS192 为同步十进制加/减计数器（双时钟）。预置是异步的，当置数端PL（11脚）为低电平时，不管时钟CP的状态如何，输出端（Q0～Q3）即可预置成与数据输入端（P0～P3）相一致的状态。计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。在CPD、CPU上升沿作用下Q0～Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。 当计数下溢出时，错位输出端TCD（13脚）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。 当把TCD和TCU分别连接后一级的CPD、CPU，即可进行级联。 图4 74LS192各引脚符号及其主要功能： 13 TCD 错位输出端（低电平有效）、 12 TCU 进位输出端（低电平有效） 4 CPD 减计数时钟输入端（上升沿有效）、 5 CPU 加计数时钟输入端（上升沿有效） 14 MR 异步清除端 15,1,10,9 P0～P3 并行数据输入端 、 11 PL 异步并行置入控制端（低电平有效） 、 3,2,6,7 Q0～Q3 输出端、 图5 计数电路选用两片中规模集成电路74LS192进行设计，74LS192是十进制计数器，具有“异步清零”和“异步置数”功能，且有进位和借位输出端。两片74LS192构成预置数的三十进制递减计数器，计数器十位接成三进制，个位接成十进制，置数端A、B、C、D通过开关接高低电平，若接高电平可进行其他置数；此计数器预置数为（0011 ）（0000）=（30）（10），只有当低位端发出错位脉冲，高位计数器才做减计数。1片74LS192构成1秒减计数电路（即个位）。74LS192的引脚图和功能表如图所示。它的计数原理是：使加计数脉冲信号引脚CPU=1，计数脉冲加入个位74LS192引脚CPD脚，当减计数到零时，74LS192的端发出错位脉冲，使十位计数器减计数。当高、低位计数器处于全零时，CPD（4脚）端的输入时钟脉冲作用下，计数器再次进入下次循环减计