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讲稿..
4.1 组合逻辑电路设计
4.1.1 基本门电路
基本门电路有与门、或门、非门、与非门、或非门和异或门等,用VHDL语言来描述十分方便。
【例4.1】2输入与非门电路
?LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xx1 IS
PORT(a,b:IN STD_ LOGIC;
y:OUT STD_LOGIC);
END xx1;
ARCHITECTURE NAND2PP OF xx1 IS
BEGIN
y=a NAND B;
END NAND2PP;
【例4.2】2输入或非门
LIBRARY ieee;
use ieee.std_logic_1164.all;
entity nor2 is
port(a,b:in std_logic;
y:out std_logic);
end nor2;
architecture nor_behave of nor2 is
begin
y=a nor b;
end nor_behave;
【例4.3】2输入异或门电路
library ieee;
use ieee.std_logic_1164.all;
entity xor2 is
PORT(a,b:IN STD_IOGIC;
y:out std_logic);
END xor2;
ARCHITECTURE XOR_BEHAVE OF XOR2 IS
begin
y=a xor b;
END XOR_BEHAVE;
【例4.4】同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY GATE IS
PORT (A,B:IN STD_LOGIC;
YAND,YOR,YNAND,YNOR,YNOT,YXOR:OUT STD_LOGIC);
END GATE;
ARCHITECTURE ART OF GATE IS
BEGIN
YAND=A AND B; --与门输出
YOR=A OR B; --或门输出
YNAND=A NAND B; --与非门输出
YNOR=A NOR B; --或非门输出
YNOT=NOT B; --反相器输出
YXOR=A XOR B; --异或门输出
END ART;
4.1.2 3-8译码器
【例4.5】实现74LS138三线-八线译码器(输出低电平有效)。
三线-八线译码器74LS138的输出有效电平为低电平,译码器的使能控制输入端g1、g2a、g2b有效时,当3线数据输入端cba=000时,y[7..0]即y[0]=0);当cba=001时,y[7..0]即y[1]=0);依此类推。
用VHDL描述的三线-八线译码器74LS138源程序如下:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
entity decoder38 is
port(a,b,c,g1,g2a,g2b:in std_logic;
y:out std_logic_vector(7 downto 0));
end decoder38;
architecture behave38 OF decoder38 is
signal indata:std_logic_vector(2 downto 0);
begin
indata=cba;
process(indata,g1,g2a,g2b)
begin
if(g1=1 and g2a=0 and g2b=0) then
case indata is
when 000=y
when 001=y
when 010=y
when 011=y
when 100=y
when 101=y
when 110=y
when 111=y
when others=y=XXXXXXXX;
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