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进制计数器报告
可编程逻辑器件应用
项
目
报
告
书
项目名称:100进制计数器
指导老师: 龚兰芳
姓 名: 李诗华
学 号: 080212215
班 级: 08电子2班
广东水利电力职业技术学院
目录
一、设计要求--------------------------------------------------------------------------------
二、设计目的--------------------------------------------------------------------------------
三、设计方案--------------------------------------------------------------------------------
四、设计原理---------------------------------------------------------------------------------
五、硬件要求---------------------------------------------------------------------------------
六、调试与问题疑点------------------------------------------------------------------------
七、设计步骤----------------------------------------------------------------------------------
八、体会、对设计工作的总结与展望----------------------------------------------------
一、设计要求
(1)设计带计数允许和复位输入的100进制计数器,要求完成顶层电路图和底层VHDL文件;
(2)进行功能仿真;
(3)下载并验证计数器功能;
(4)按上述步骤设计100进制计数器;
(5)为上述设计建立元件符号。
二、设计目的
(1)设计一个带计数允许和复位端的100进制计数器。
(2)熟练掌握各种计数器类型模块的描述方法。
(3)能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。
(4)体会EDA技术的优点。
三、设计方案
设计两个按键,一个有停止、开始的功能,另一个有复位清零的功能,具体的看表1-1。
表1-1
按键 状态 功能 En En=1 开始计时 En=0 停止计时 Rst Rst=0 复位清零 通过分频分出1KHZ对数码管的位地址进行扫描,而100KHZ利用if-else设计计数程序,并输出显示信号。利用多个进程来完成以上的设计方案。
四、设计原理
-------库-----------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
----------实体-----------
entity bcd_100d is
port(en,rst,clk:in std_logic;
duan:out std_logic_vector(5 downto 0);
cout:out std_logic_vector(6 downto 0));
end;
--------结构体-----------
architecture one of bcd_100d is
signal clk_1k:std_logic;
signal clk_100h:std_logic;
signal cnt6:integer range 0 to 3;
signal data:std_logic_vector(3 downto 0);
signal data1:std_logic_vector(3 downto 0);
signal dout:std_logic_vector(5 downto 0);
signal s:std_logic_vector(6 downto 0);
signal led1,led2,led3,led4:std_logic_vector(3 downto 0);
begin
--------1K分频程序---------
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