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进制计数器的verilog设计
Lab6 10进制计数器
吴晓鸣 五班 U201113840
1.实验目的
a. 使用Verilog语言实现10进制计数器设计。
b. 做出仿真波形。
c. 使用DE0开发板下载、验证。
2.实验内容
? 编写十进制计数器的代码,烧录到DE0中
? 用LED灯显示计数
3.代码分析
module abc(EN,CP,CR,Q);
input EN,CP,CR;//三个输入端口
output [3:0]Q;//四个输出端口
reg[3:0]Q;
always @(posedge CP or negedge CR)//当CP为上升沿或CR为下降沿
if(~CR)Q=4b0000;//清零开关
else if(EN)//使能开关
begin
if(Q=4b1001) Q=4b0000;//当Q的值大于等于9,跳到0
else Q=Q+1b1;
end
else Q=Q;
endmodule
4.实验步骤
? 新建一个工程,选择相应的实验板型号,创建一个Verilog HDL文件,输入程序。
? 分析并编译程序,设置开发板引脚。
? 连接实验板,烧入程序。
5. 实验结果的测试和分析
a.编译代码:
b.仿真波形
c. 下载到DE0实验板上:
设置引脚后,LED灯有规律的闪动,到9后,跳回0.
6.实验总结
通过这个实验,我了解了计数器与分频器的基本原理,熟悉了怎样用LED和verilog来实现10进制的计数器,并用DE0显示实验结果。
7. 参考文献
[1]康华光.电子技术基础(数字部分)北京:高等教育出版社,2006.
[2]罗杰.Verilog HDL与数字ACIC设计基础 武汉:华中科技大学出版社,2008.
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