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实时数字信号处理 第4章 存储器 分级存储器模型 内核都支持分级存储器 片上一级（L1） 指令、数据和暂存存储器3个独立部分 内核一部分 单周期访问 片上二级（L2） 核外片上存储器 空间较大但延迟也较大 片外L3存储器 同步、异步存储器 有更大的空间，但延迟也更大 内核片上存储器L1 100KB 32KB指令存储器 16KB指令SRAM；16KB指令Cache/SRAM（可通过通道或线锁定Cache） 64KB数据存储器 32KB SRAM；32KB数据Cache/SRAM 4KB Scratch Pad SRAM（数据暂存存储器） 5个特点 改进的哈佛体系结构 每时钟周期多达4个内核存储器访问 一个64-bit指令取指，两个32-bit数据加载，一个流水线的32-bit数据存储 同时进行系统DMA、Cache维持和内核访问 具有高带宽、低延迟性能，能提供确定性访问时间和非常高的吞吐量 用于要求直接控制访问时间的应用 用于关键DSP算法和快速文本切换（CCLK速度） 指令和数据Cache（带Cache控制硬件的SRAM） 高性能、简单编程模型，消除了数据移入/出L1存储器的显性操作 快速移植、开发，无需为存储器组织进行性能优化 指令和数据cahe选项用于微控制器代码 提供了操作方便的Cache控制程序设计指令，如PREFETCH和FLUSH 具有存储器保护功能 L1指令SRAM 32KB L1指令SRAM配置为SRAM 16KB存储器组分为4KB子组，由处理器和DMA独立访问 16KB L1指令存储器配置为4通路设置关联Cache 指令可进入高速缓存中4个不同的通道 减小了高速缓存线（Cache Line）的置换频率，提高了整体性能 可以解除L1指令Cache单个通道或线的锁定，允许进一步控制时间关键代码 L1数据SRAM 数据组A和数据组B 如果都配置为SRAM，每个16KB组都分成4个4KB子组，可以独立地被处理器和DMA访问 各自的一个16KB组可配置2通路设置关联结构Cache 提供了两个独立的位置来保持被缓存的数据 减少了Cache Line的置换率，提高了整体性能 Scratch Pad SRAM 专门的独立的4KB Scratch Pad SRAM 用于Scratchpad Data SRAM 不能设置为Cache或DMA对象 在要求快速的应用中用于映射用户和监控堆栈 在中断处理时获得最快的上下文环境切换 L2、L3、MMR、BOOT L2 128KB L2具有低延迟、高带宽能力，与L1构成了片上存储器分级结构 不能配置为Cache，能够存储指令和数据 但为使能了部分或全部Cache的系统提供确定的、限定的访问时间 L1 Cache设置成从L2上高速缓存指令和数据 L3 4组异步存储器空间和4组同步DRAM（SDRAM）空间 每个异步组固定为64MB，而每个同步组可以配置成16-128MB SDRAM起始地址是0x0000 0000，异步存储器组起始地址是0x2000 0000 MMR 存储器空间高端部分分配给内核和系统MMR 在监控模式或仿真模式下访问这个区域 Boot ROM 内部存储器空间的低2KB空间 根据引导方式，复位时处理器在这个空间执行相应的引导程序 处理器没有定义单独的I/O空间 L1指令存储器组结构 L1指令存储器子组 指令存储器控制寄存器IMEM_CONTROL ENICPLB位与CPLB描述符 使能L2存储器被高速缓存访问 存储器配置为Cache 用ENICPLB位使能CPLB 通过CPLB描述符（ICPLB_DATAx和ICPLB_ADDRx寄存器）指定想要作为Cache使能的存储器页面 复位后默认的指令CPLB是禁止的 只通过L1存储器接口来执行最小地址检查 异常 试图访问保留（没有安装）的L1指令空间、L1数据空间、MMR空间去取指令 描述符（ICPLB_DATAx和ICPLB_ADDRx寄存器）更新 先必须使用ENICPLB位禁止CPLB 应跟着一条CSYNC指令 加载存储顺序是不可靠的 使能或禁止Cache或CPLB 写IMEM_CONTROL后紧接一条SSYNC指令以确保正确的行为 要确保正确行为和未来兼容性，所有保留位必须置0 L1指令SRAM取指 内核通过64位宽取指总线读取指令 地址64-bit对齐 返回任一16-bit、32-bit或64-bit指令的组合 4个16-bit指令，两个16-bit指令和一个32-bit指令，或一个64-bit指令 DAG不能直接访问L1指令存储器 异常 写L1指令SRAM必须通过64-bit宽的系统DMA口 SRAM单端口子组集合，双端口特征 系统和内核同时进行访问 不是同一子组的同一个（地址位2匹配的）32-bit单元 否