实验双十进制计数器.pptVIP

计数器的分类： (1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。 (2)按计数进制分：二进制计数器、十进制计数器、N进制计数器。 (3)按计数增减分：加法计数器、减法计数器、加/减法计数器。 同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。 同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。 另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。 * 任务分析:计数器原理 1 知识准备:电路工作原理 2 任务实施:总线的使用 3 任务三 图形法---双十进制计数器 * 一、任务分析：计数器工作原理 在数字电路中，能够记忆输入脉冲CP个数的电路称为计数器。计数器累计输入脉冲的最大数目称为计数器的“模”，用M表示。计数器的“模”实际上为电路的有效状态。计数器的应用：计数、定时、分频及进行数字运算等。 本次实验选用一个双十进制计数器74390器件并采用串行进位方式实现一百进制计数。 * 本次任务的原理电路如下图: * 知识准备:电路工作原理 2 首先74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器1的时钟输入端1CLKA，与门的另一端由计数使能信号enb控制：当enb = ‘1’ 时允许计数；enb = ‘0’ 时禁止计数。 计数器1的4位输出q[3]-q[0]并成总线表达方式即q[3..0]，由OUTPUT输出端口向外输出计数值的低四位，同时由一个4输入与门和两个反相器构成进位信号进入第2个计数器的时钟输入端2CLKA。 第2个计数器的4位计数输出是q[7]-q[4]，总线输出信号是q[7..4]。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出。clr是计数器的清零信号。 任务实施:总线的使用 3 根据原理图在软件中实现电路的输入与编译，并进行仿真，最后在实验箱中进行设置。 绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式： 若将一根细线变成以粗线显示的总线，可以先将其点击使其变成红色，再选Option选项中的Line Style修改；若在某线上加信号标号，也应该在该线某处点击使其变成红色，然后键入标号名称，标有相同标号的线段可视作连接线段，但可不必直接连接。对于以标号方式进行总线连接可以如本实验原理图那样。例如一根8位的总线bus1(7..0)欲与另3根分别为1、3、4位的连线相接，它们的标号可分别表示为bus1(0)，bus1(3..1)，bus1(7..4)。 仿真后根据波形图可以进一步分析电路的工作原理：当clk输入时钟信号时，clr信号具有清0功能，当enb为高电平时允许计数，低电平时禁止计数；当低4位计数器计到9的向高4位计数器进位，当计数计满99之后cout进位信号值变为1。 注意：引脚锁定时clk信号与clr信号均采用芯片中的全局时钟与全局清零信号，即clk信号锁定83引脚，clr锁定1引脚。