实验计数器的设计与应用.pptVIP

实验六 计数器的设计与应用 指导教师：孔洁 一、实验目的 ① 熟悉中规模集成计数器的逻辑功能及使用方法 ②学习计数器的功能扩展 ③掌握任意进制计数器的设计方法 二. 实验仪器及器件 ①实验设备：数字电路KHD-2型实验台 ②实验器件：74LS00、74LS161、 74LS32、74LS86 74LS161功能表 利用161实现任意进制加法计数器 当置数的初值不为0 时，画出所要求的全部状态，在最后一个状态取反馈使LD为0即可。 如：使用74LS161设计4-9的加法计数器。 四、实验内容 验证4位二进制计数器74LS161的逻辑功能 　　要求：输出接四输入数码管 设计：用74LS161接成对应进制计数器 　　要求：分别用清零法和置数法实现 　　　１～１０号　　　　　８进制 　　　１１～２０号　　　　９进制 　　　２１～３０号　　　　１０进制 　　　３１～４０号　　　　１１进制 　　　４１～５０号　　　　１２进制 　　　５１～６０号　　　　１３进制 　　　６１～７０号　　　　１４进制 选做：设计一可变模计数器 　　要求：M=0时为５进制 　　　　　M=１时为１１进制 注意事项： 用置零法设计电路时一定要考虑有暂态的出现 计数脉冲接连续脉冲源 * * 同步二进制计数器 异步二-八-十六进制计数器 同步十进制计数器 异步二-五-十进制计数器 三、实验原理 计数器各触发器的翻转不受同一个CP 脉冲控制 ——异步计数器 计数器各触发器的翻转受同一个CP 脉冲控制 ——同步计数器 74LS161的逻辑功能示意图 74LS161的管脚排列 集成四位同步二进制加法计数器74LS161 各引脚功能符号的意义： D0~D3：并行数据预置输入端 Q0~Q3：数据输出端 CTP、CTT ：计数控制端 CP：时钟脉冲输入端（↑） CO：进位端 ：异步清除控制端（低电平有效） ：置数控制端（低电平有效） ◆ ：异步置“0”功能。 波形图 0 0 0 0 1 0 1 0 ◆ CTP、CTT 是计数器控制端，其中一个为低电平，计数器保持原态。两者均为高电平，计数器才处于计数状态。 ◆ ：同步并行置数控制端（低电平有效）， =0，且 =1 时，D0~D3上数据 被输出到Q0~Q3。 ◆ 、 、 CTP、CTT均为高电平时，计数器处于计数状态，每输入一个 CP 脉冲，进行一次加法计数。 1）清零法 74LS161是异步清零，根据设计要求写反馈清零函数 上式中： “M”为所求计数器的模值，“……”为反馈的二进制代码 例：采用清零法，用161设计一个模11的加法计数器 2）置数法 当置数出初值为0时， 由于74LS161是同步置数，根据设计要求写反馈置数函数 “M”为计数器的模值。 例：采用置数法，用161设计一个10进制的加法计数器 返回 0 → 1 → 2 → 3 → 4 → 5 0000→0001→0010→0011→0100→0101 74LS161集成计数器的应用举例——反馈法构成模6计数器的四种方法 例1：反馈置0法 0000→0001→0010→0011→0100→0101 由此可见，N进制计数器可以利用在（N-1）时将 变为 0 的方法构成，这种方法称为反馈置0法。 0 → 1 → 2 → 3 → 4 → 5 例2：直接清0法 当计数器计到6 时（状态6出现时间极短），Q2和Q1均为1，使 为0，计数器立即被强迫回到0状态，开始新的循环。 +Vcc ? 6 ·0110 例3：反馈预置法 0100→0101→0110→0111→1000→1001 ◆ 当计数器计到状态1001时，进位端 C 为1，经非门为0，置数控制端 ,下一个时钟到来时，将D3 ~ D0 端的数据0100送入计数器。此后又从0100开始计数一直计数到 1001，又重复上述过程。这种方法称为反馈预置法。 = 0 例4：反馈预置法例二 0011→0100→0101→0110→0111→1000