数字电子技术时序逻辑电路计数器.pptVIP

一、二进制计数器 （一）二进制异步计数器 1　二进制异步加法计数器（4位） 用“观察法”作出该电路的时序波形图和状态图。 　　　　由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 ２　二进制异步减法计数器 二进制异步减法计数器的时序波形图和状态图。 异步计数器为串行计数器(或纹波计数器)．所以工作速度较低。 为了提高计数速度，可采用同步计数器。 （二）二进制同步计数器 １二进制同步加法计数器 ２　二进制同步减法计数器 ３　二进制同步可逆计数器既能作加计数又能作减计数的计数器称为可逆计数器。 当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。 二、非二进制计数器 N进制计数器又称模N计数器。 （二）8421BCD码异步十进制加法计数器 * 第四节　计数器 一．二进制计数器 二．非二进制计数器 2、计数器的分类 按脉冲输入方式，分为同步和异步计数器 按进位体制，分为二进制、十进制和任意进制计数器 按逻辑功能，分为加法、减法和可逆计数器 概 述 1、计数器的逻辑功能 　计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。 工作原理： 4个JK触发器都接成T’触发器。J=K=1 　　　　　最低位触发器FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。 　　由状态图可见，从初态0000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态按二进制加法规律加1，所以是二进制加法计数器（4位）。 异步二进制计数器结构简单，改变级联触发器的个数，可以很方便地改变二进制计数器的位数，n个触发器构成n位二进制计数器或模2n计数器，或2n分频器。 工作原理：D触发器也都接成T’触发器。 　　由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。 用JK触发器和D触发器可以很方便的组成二进制异步计数器。 方法为： 先将触发器接成T’触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。 对于加计数器，上升沿触发，则应将低位触发器的Q端与相邻高位触发器的CP相连；下降沿触发，将低位触发器的Q端与相邻高位触发器的CP相连。 对于减计数器，连接方式与加计数器相反。 用“观察法”设计电路： 因为是“同步”方式， 所以将所有触发器的 CP端连在一起，接计 数脉冲。 然后分析状态图， 选择适当的JK信号。 FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。 FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选J1=K1= Q0 。 FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选J2=K2= Q0Q1 FF3： 当Q0Q1Q3=1时，来一个CP向相反的状态翻转一次。所以选J3=K3= Q0Q1Q3 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q3 Q2 Q1 Q0 等效十进制数 电 路 状 态 计数脉冲序号 当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的端相连，作减法计数。 当N=2n时，就是前面讨论的n位二进制计数器； 当N≠2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器。 （一） 8421BCD码同步十进制加法计数器