第7章常用接口芯片分解.ppt

2. 并行接口 无论是并行通信还是串行通信，就其I/O接口与CPU之间的通信而言，均是以并行通信方式传送数据的。 并行通信由并行接口完成，它以字节（或字）为单位与I/O设备或被控对象进行数据交换，以同步方式传输。如打印机接口，A/D、D/A转换器接口，IEEE488接口，开关量接口，控制设备接口等。 从并行接口的电路结构来看，并行口有硬连线接口和可编程接口之分。 一个并行接口中包括状态信息、控制信息和数据信息，这些信息并行接口中分别存放在状态寄存器、控制寄存器和数据缓冲寄存器中。 ⑴ 状态寄存器 状态寄存器用来存放外设的信息，CPU通过访问这个寄存器来了解某个外设的状态，进而控制外设的工作，以便与外设进行数据交换。 ⑵ 控制寄存器 并行接口中有一个控制寄存器，CPU对外设的操作命令都寄存在控制寄存器中。一个状态寄存器，主要是用来提供外设的各种状态位，以供CPU来查询。 ⑶ 数据缓冲寄存器 在并行接口中还设置了输入缓冲寄存器和输出缓冲寄存器，缓冲器是用来暂存数据。因为外设与CPU交换数据，CPU的速度远远高于外设的速度。 一个典型的并行接口与CPU、外设的连接图 3. 数据输入过程 数据输入过程，指的是外设向CPU输入数据。 ① 当外设将数据通过数据输入线送给接口时，先使状态线“输入数据准备好”为高电平。然后通过接口把数据接收到输入缓冲寄存器中，同时把“输入回答”信号置成高电平“1”，并发给外设。 ② 外设接到回答信号后，将撤消“输入数据准备好”的信号。当接口收到数据后，会在状态寄存器中设置“准备好输入”状态位，以便CPU对其进行查询。 ③ 接口向CPU发出一个中断请求信号，这样CPU可以用软件查询方式，也可以用中断的方式将接口中的数据输入到CPU中。 ④ CPU在接收到数据后，将“准备好输入”的状态位自动清除，并使数据总线处于高阻状态。准备外设向CPU输入下一个数据。 4. 数据输出过程 数据输出过程，指的是CPU向外设输出数据。 ① 当外设从接口接收到一个数据后，接口的输出缓冲寄存器“空”，使状态寄存的“输出数据准备好”状态位置成高电平“1”，这表示CPU可以向外设接口输出数据，这个状态位可供CPU查询。 ② 此时接口也可向CPU发出一个中断请求信号，同上面的输入过程相同，CPU可以用软件查询方式，也可以用中断的方式将CPU中的数据通过接口输出到外设中。当输出数据送到接口的输出缓冲寄存器后，再输出到外设。 ③ 与此同时，接口向外设发送一个启动信号，启动外设接收数据。外设接收到数据后，向接口回送一个“输出回答”信号。 ④ 接口电路收到该信号后，自动将接口状态寄存器中的“准备好输出”状态位重新置为高电平“1”，通知CPU可以向外设输出下一个数据。 7.1.2 8255外部引脚及内部结构 ⑴ 面向CPU的接口电路 ① 数据总线缓冲器 数据总线缓冲器是一个三态双向的8位缓冲器，是8255与系统数据总线的接口。与此关联的接口信号线是数据线D7～D0,它直接与CPU数据总线相连，以实现CPU与8255接口之间的信息传递。CPU向8255写入控制字、或从8255中读状态信息以及所有数据的输入和输出，都需要通过数据缓冲器进行传递。 ② 读/写控制逻辑。 读/写控制逻辑是8255内部完成读/写控制功能的部件，它接收来自CPU的地址和控制信号，并依据这些信号，通过内部控制逻辑向8255的各功能部件发出读/写控制命令，用于管理数据、控制字或状态字的传送。与此部分有关的有6根信号线：片选信号、读信号、写信号、端口选择信号A1、A0以及RESET复位信号。 ⑵ 面向外设的接口电路 端口A：PA0～PA7 A组，支持工作方式0、1、2 端口B：PB0～PB7 B组，支持工作方式0、1 端口C：PC0～PC7 仅支持工作方式0 A组控制高4位PC4～PC7 B组控制低4位PC0～PC3 ⑶ 内部控制逻辑 包括A组控制部件、B组控制部件两部分。A组控制部件控制端口A和端口C的高4位（PC7～PC4）；B组控制部件控制端口B和端口C的低 4位（PC3～PC0）。 控制逻辑内部设置了一个控制寄存器，接收来自CPU的控制字，根据控制字的内容决定各数据端口的工作方式。也可以根据控制字对端口C的每一位进行置位和复位。控制寄存器的内容只能写入而不能读出。 与处理器接口 2. 8255的引脚功能 8255芯片有40根引脚，各引脚信号如图所示. 7.1.3 8255 的工作方式 方式0：基本输入输出方式 适用于无条件传送和查询方式的接口电路 方式1：选通输入输出方式 适用于查询和中断方式的接口电路 方式2：双向选通传送方式 适用于与双向传送数据的外设 适用于查询和中断方式