第9章DMA技术分解.ppt

接口与通讯技术 武汉科技大学 计算机科学与技术学院 第9章　DMA技术 本章内容 9.1 DMA传输 9.2 DMA操作 9.3 DMA控制器与CPU之间的总线控制权转移 9.4 DMA控制器82C37A 9.5 系统配置的DMA体系 9.6 用户对系统DMA资源的使用 9.1 DMA传输 9.1.1 DMA传输的特点 I/O ? I/O;I/O ? M;M ? M；高速外设进行大量数据传送 硬件取代软件(DMAC取代CPU) 为两个介质提供直接通路 9.1.2 DMA传输的过程 初始化：数据块大小、M起始地址、传送方向、使用通道等 申请阶段：外设 DMAC，若允许，DMAC CPU 响应阶段： 无效，CPU DMAC，DMAC成为系统主控者 数据传输阶段：DMAC I/O，发地址给M； 发读/写信号；源 目标 传输结束阶段：DMAC I/O；I/O撤除DREQ； HRQ、HLDA无效；CPU控制总线 DREQ HRQ LOCK HLDA DACK 数据 EOP 9.2 DMA操作 9.2.1 DMA操作类型 1. 数据传输 传送方向：DMA读写针对M而言 2. 数据校验 进行某种校验，不发读/写信号，常在DMA读之后 3. 数据检索 不发读/写信号，在M中查找关键字节或关键位——比较寄存器 数据 源 目标，源和目标为M或I/O 9.2 DMA操作 9.2.2 DMA操作方式 共3种方式，区别：释放总线的条件不同 1. 单字节方式 操作一个字节就释放总线 2. 连续(块字节)方式 操作结束(数据块操作结束，检索时找到关键字节或关键位)才释放总线；在操作过程中，DREQ无效则等待其有效 3. 请求(询问)方式 操作结束或DREQ无效即释放总线 9.3 DMA控制器与CPU之间的总线控制权转移 9.3.1 DMA控制器的两种工作状态 两种工作状态：主动态和被动态 对应于两种地位：主控器和受控器 被动态：非DMA操作期间，受CPU控制，检测CS和DREQ信号 主动态：DMA操作期间，控制系统总线(AB、DB、CB)，控制M与I/O的数据传送 9.3.2 DMA控制器与CPU之间的总线控制权转移 两对握手信号：DREQ和DACK；HRQ和HLDA DMAC获得控制权：DMAC CPU，并且CPU DMAC CPU取回控制权：DMAC撤除HRQ，CPU撤除HLDA DMAC与CPU对总线的控制示意图 HRQ HLDA DMAC与CPU对总线的控制 CPU DMAC RAM I/O 总线 (a) 非DMA传输,CPU占用总线 CPU DMAC RAM I/O 总线 (b) CPU对DMAC初始化 (d) DMA周期 CPU DMAC RAM I/O 总线 CPU DMAC RAM I/O 总线 (c) DMA申请、响应 ①DREQ ②HRQ ④DACK ③HLDA 9.4 DMA控制器82C37A 主要特性：4个独立通道；64KB计数和寻址能力；可级联扩充 支持I/O ? M；M ? M；2种操作类型、3种操作方式 9.4.1 82C37A的外部特性 ——40脚、双列直插、+5V供电(5号引脚NC) DREQ0～3：入；CH0～3的DMA请求；有效电平编程设定；优先级 DACK0～3：出；CH0～3的DMA响应；有效电平编程设定；最多只有一个有效 HRQ：总线请求；高有效；DMAC?CPU HLDA：总线响应；高有效；CPU?DMAC IOR/IOW：双向；低有效；被动态接收CPU的读/写命令，主动态向I/O发读/写命令 MEMR/MEMW：输出；低有效；主动态向M发读/写命令 CS：低有效；被动态时由CPU选中该芯片进行读/写操作 9.4.1 82C37A的外部特性 DB0～DB7：被动态数据线，双向；主动态双功能，地址和数据分时复用——输出M地址的A8～A15；M ? M时作数据输入/输出线 A0～A3：双向；被动态作端口选择线(16个可访问端口)，主动态发出M地址的A0～A3 A4～A7：单向；主动态发出M地址的A4～A7 ADSTB：地址选通；输出；用于将DB0～DB7发出的A8～15锁存；高电平允许输入，低电平锁存 AEN：地址允许；输出；主动态时为高电平 READY：准备就绪；输入；用于慢速I/O或M申请延长总线周期 RESET：复位；输入；高有效 CLK：时钟；输入；为DMAC提供工作时钟 EOP：过程结束；双向；低有效；内部终止为输出，外部终止(强迫结束)为输入 9.4.2 82C37A的编程模型 4个通道独立的寄存器(16位)：基地址和当前地址寄存器、基字