第二章典型微处理分解.ppt

三、8086写总线周期 T1 T2 T3 T4 一个总线周期 CLK A19 ~ A16 S6 ~ S3 A19/S6 ~ A16/S3 BHE/S7 DATA OUT AD15 ~ AD0 ALE 高=I/O，低=M M/IO WR DT/R DEN A15~A0 四、8086具有等待状态的写总线周期 T1 T2 T3 T4 一个总线周期 CLK A19 ~ A16 S6 ~ S3 A19/S6 ~ A16/S3 BHE/S7 DATA OUT AD15 ~ AD0 ALE 高=I/O，低=M M/IO WR DT/R DEN A15~A0 TW READY WAIT READY 在T1的前半周时，CPU把存储器或外设端口地址放入AD0~AD15和A16/S3~A19 / S6 。 M/IO信号有效，如果是存储器写，则M/IO线为高电平；如果是外设写操作，则M/IO为低电平。该信号从T1开始维持到T4结束， BHE/S7信号也在T1时刻选通，以指明高8位数据总线上的信息是可用的。 地址和BHE/S7输出同时，ALE变为高电平，大约经过半个周期，在T1后半周变为低电平，其下降沿使地址信息锁存到锁存器中。 DT/R输出为高电平，表明此时进行的是总线写操作。 WR信号变为低电平，指示本周期进行写操作。 DEN 信号变为低电平，该信号通常用于控制双向数据总线缓冲器的数据传输操作。 上述 WR 和 DEN 信号维持到T4开始。 地址信号发出之后，CPU立即从AD0~AD15发出要写到存储单元或I/O端口的数据，A16/S3~A19 / S6 和BHE/S7输出周期状态信息，并维持到T4 状态。 在T3状态，CPU继续提供状态信息和数据，并且继续维持WR、M/IO及DEN信号为有效电平。 在T4状态，CPU认为存储器或外设端口已经完成数据的写入，因而，数据从数据总线上被撤除，各控制信号线和状态信号线也进入无效状态。此时DEN信号总是进入高电平，从而使总线收发器不工作。 单总线结构 (IBM PC/XT主板示意图) 8088 CPU ROM RAM 键盘 接口 扬声器 接口 地址锁存器 数据驱动器 总线控制器 8288 中断控制器 8259A DMA控制器 时钟控制器 电源及其他 辅助电路 PC/XT总 线 插 槽 1 PC/XT总 线 插 槽 2 PC/XT总 线 插 槽 3 PC/XT总 线 插 槽 8 、、、、、 显示卡 多功能卡 实验箱 驱动卡 第六节 IBM PC/XT微机的基本配置 IBM PC/XT总线插槽引脚信号 GND RESET +5V IRQ2 -5V DRQ2 -12V +12V GND MEMW MEMR IOW IOR DACK3 DRQ3 DACK1 DRQ1 DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 DACK2 T/C ALE +5V OSC GND I/O CH CK D7 D6 D5 D4 D3 D2 D1 D0 I/O CH RDY AEN A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ?电源及其他10根： OSC CLK 5V 12V GND ?状态线3根 ： I/O CH CK ；I/O通道校验信号 I/O CH RDY ；I/O通道准备好， CARD SLCTD；插件板选中， ?地址线20根 A0~A19地址总线， 单向输出，由CPU或DMAC发出 IBM PC/XT总线插槽引脚信号 GND RESET +5V IRQ2 -5V DRQ2 -12V +12V GND MEMW MEMR IOW IOR DACK3 DRQ3 DACK1 DRQ1 DACK0 CLOCK IRQ7 IRQ6 IRQ5 IRQ4 IRQ3 DACK2 T/C ALE +5V OSC GND I/O CH CK D7 D6 D5 D4 D3 D2 D1 D0 I/O CH RDY AEN A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ?数据线8根 D0~D7 数据总线，双向输出 ?控制线21根 总线控制器8288发出: ALE 地址锁存允许信号 MEMR 存储器读控制信号 MEMW 、、 写 、、 IOR I/O端口读控制信号 IOW 、、 写 、、 ? 外设发向8259A: IRQ2~IRQ7 中断