第9章时序逻辑电路分解.ppt

第9章 时序逻辑电路 学习要点 触发器的工作原理及逻辑功能 寄存器、计数器的工作原理及构成 555定时器的工作原理及其应用 数模/模数转换器的组成和工作原理 触发器是构成时序逻辑电路的基本逻辑部件。 ? 它有两个稳定的状态：0状态和1状态； ? 在不同的输入情况下，它可以被置成0状态或1状态； ? 当输入信号消失后，所置成的状态能够保持不变。 所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T′触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。 9.1 双稳态触发器 9.1.1 基本RS触发器 电路组成和逻辑符号 信号输入端，低电平有效。 工作原理 1 0 0 1 0 1 0 0 1 1 0 1 0 1 1 1 1 0 ③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。 1 1 不变 1 0 0 0 1 1 0 0 不定 ？ 功能表 波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图 置1 置0 置1 置1 置1 保持 不允许 基本RS触发器的特点 （1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。 在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。 9.1.2 同步RS触发器 CP＝0时，R=S=1，触发器保持原来状态不变。 CP＝1时，工作情况与基本RS触发器相同。 功能表 主要特点 波形图 （1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。 （2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。 不变 不变 不变 不变 不变 不变 置1 置0 置1 置0 不变 9.1.3 主从JK触发器 工作原理 0 1 0 1 逻辑功能分析 功能表 波形图 9.1.4 触发器逻辑功能的转换 在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。 JK触发器→D触发器 JK触发器→T触发器 JK触发器→T＇触发器 T＇触发器的逻辑功能：每来一个时钟脉冲翻转一次。 D触发器→T＇触发器 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 11.2 寄存器 11.2.１ 数码寄存器 无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有： 9.2.2 移位寄存器 1、4位右移移位寄存器 并行输出 在存数操作之前，先用RD（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。 2、4位左移移位寄存器 并行输出 3、 集成双向移位寄存器74LS194 由74LS194构成的能自启动的4位环形计数器 波形图 9.3 计数器 能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 9.3.1 二进制计数器 1、异步二进制计数器 3位异步二进制加法计数器 由于3个触发器