位十进制计数器.docVIP

本科实验报告 课程名称： CPLD/FPGA应用设计 实验项目： 2位十进制计数器 实验地点： 中区采矿楼二层 专业班级： 学号： 学生姓名： 2014年 3 月 17 日 实验目的 1、熟悉Quartus II的原理图设计流程全过程。 2、学习简单时序电路的设计方法。 3、学习EDA设计的时序仿真和硬件测试方法。 二、实验原理 2位十进制计数器参考原理图如图所示，也可以采用其他元器件实现。 实验任务 1、设计2位十进制计数器电路。 2、在EDA环境中输入原理图。 3、对计数器进行仿真分析、引脚锁定、硬件测试。 四、实验步骤 1、设计电路原理图 设计含有时钟使能及进位扩展输出的十进制计数器。可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。 计数器电路的实现 按照电路图进行连线，完成完整的实验原理图。绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。总线可以以标号方式进行连接。 波形仿真 编程下载后的硬件测试，实验图如下图： 实验感想 通过本次实验 ，我熟悉了Quartus?II软件的使用方法，对图形设计方法和VHDL语句设计方法都有了初步的了解。通过对两种方法进行分析比较可以发现，图形设计方法直观明了，但不便于修改，而且受元件库所能提供的元件限制，在设计时要求对元件有较好的了解；而采用VHDL语言设计方法，只要设计者正确描述目标电路的功能，通常就可以利用综合器产生符合要求的电路，而且该方法实现电路容易进行修改，设计者也不用过多考虑实际可获得的硬件资源，因此提高了设计效率。