第2章TMS320C55x的硬件结构分解.ppt

2003.2.16 TMS320C55x DSP原理及应用 习题 P39：1，2，3，4，5，6、7 1．并行总线引脚 并行总线A13～A0直接与外部引脚相连，这14个引脚可以完成以下三个功能：HPI地址总线（HPI.HA[13:0]）、EMIF地址总线（EMIF.A[13:0]）或通用输入/输出（GPIO.A[13:0]）。这三个功能可以通过外部总线选择寄存器（EBSR）中的并行端口模式字段来设置，这些引脚的初始状态由GPIO0引脚决定。 并行双向数据总线D31～D0可以完成两个功能：EMIF数据总线（EMIF.D[15:0]）或HPI数据总线（HPI.HD[15:0]）。同样，这两个功能可以通过外部总线选择寄存器中的并行端口模式位域来设置，这些引脚的初始状态由GPIO0引脚决定。 第2章 TMS320C55x的硬件结构 2．中断引脚和复位引脚 中断引脚INT[4:0]作为低电平有效的外部中断输入引脚，由中断使能寄存器（IER）和中断模式位来屏蔽和区分优先次序。 引脚低电平有效，当该信号有效时，DSP将终止任务的执行并使程序指针指向FF 8000h，当变为高电平时，DSP从程序存储器FF 8000h的位置开始执行。 第2章 TMS320C55x的硬件结构 3．位输入/输出信号引脚 GPIO[7:6,4:0]共7个输入/输出线，可以单独配置成输入或输出引脚，作为输出时又可以单独被设置或清除。当DSP复位时，这7个引脚首先会被配置为输入线；复位后，会采集GPIO[3:0]的电平来确定DSP的引导模式。 XF引脚作为外部标志，由BSET XF指令设置为高电平，有三种方式来设置XF为低电平：通过BCLR XF指令来设置、在多处理器协同工作时给其他处理器发信号而载入ST1.XF，或当XF作为通用输出引脚时。 第2章 TMS320C55x的硬件结构 4．时钟信号引脚 CLKOUT是DSP时钟输出信号引脚。其周期为CPU的机器周期。当为低电平时，该引脚呈高阻状态。 X2/CLKIN是晶振连接到内部振荡器的输入引脚，若使用外部时钟时，该引脚作为外部时钟的输入引脚。 X1是内部振荡器连接到外部晶振的输出引脚，如果不使用内部时钟，该引脚悬空。 TIN/TOUT0是定时器0输入/输出引脚。作为输出引脚时，当片内定时器减到0时，该引脚发出一个脉冲或变化的状态。作为输入引脚时，该引脚为内部定时器模块系统时钟源。复位后，该引脚是输入状态。 RTCINX1是实时时钟振荡器的输入引脚。 RTCINX2是实时时钟振荡器的输出引脚。 第2章 TMS320C55x的硬件结构 5．I2C引脚 SDA是I2C（双向）数据线。复位后，该引脚呈高阻状态。 SCL是I2C（双向）时钟引脚。复位后，该引脚呈高阻状态。 第2章 TMS320C55x的硬件结构 6．McBSP信号引脚 TMS320C55x DSP提供了高速多通道缓冲串口（Multi-channel Buffered Serial Ports，McBSP），DSP可以通过McBSP与其他DSP、编码器等器件相连。 7．USB引脚 在TMS320C55xDSP产品中，TMS320VC5507、TMS320VC5509和TMS320VC5509A提供了USB模块。 DP引脚是差分（正）接收/发送引脚。 DN引脚是差分（负）接收/发送引脚。 PU引脚是上拉引脚，用于上拉检测电阻。 第2章 TMS320C55x的硬件结构 8．A/D引脚 VC5509A提供了一个10位的A/D转换器。AIN0和AIN1分别是模拟输入通道0和模拟输入通道1。 9．测试引脚 VC5509A与其他C5000产品一样具有符合IEEE1149.1标准的测试/仿真接口，其引脚有： TCK引脚是IEEE标准1149.1测试时钟输入引脚。通常是一个占空比为50%的方波信号。在TCK的上升沿，将输入信号TMS和TDI在测试访问端口（Test Access Port，TAP）的变化记录到TAP控制器、指令寄存器或选定的测试数据寄存器中。TAP输出信号TDO在TCK的下降沿发生变化。 TDI引脚是IEEE标准1149.1测试数据输入引脚，在TCK的上升沿将TDI记录到选定的指令或数据寄存器中。 TDO引脚是IEEE标准1149.1测试数据输出引脚，在TCK的下降沿将选定的指令或数据寄存器的内容从TDO输出。 TMS引脚是IEEE标准1149.1测试方式选择引脚，在TCK的上升沿将串行