数字电路--触发器双稳态触发器解读.ppt

② J＝0，K＝1 0 1 若Q＝0， Q?＝1 5.3 脉冲触发的触发器 S主＝0 R主＝0 主触发器保持原态Q*主= Q主 = 0 在CLK的 ，从触发器也保持状态不变，即Q*= Q = 0 若Q＝1， Q?＝0 S主＝0 R主＝1 在CLK＝1时，主触发器翻转为“0”，即Q*主= 0 在CLK的 ，从触发器由“1”翻转为“0”，即Q*= 0 , Q*? = 1 Q*= 0 ③ J＝1，K＝0 1 0 若Q＝0， Q?＝1 5.3 脉冲触发的触发器 S主＝1 R主＝0 在CLK＝1时， Q*主= 1，Q主*? = 0 在CLK的 ，从触发器由“0 ”翻转为“1”，即Q*= 1 若Q＝1， Q?＝0 S主＝0 R主＝0 Q*主= Q*主＝1 在CLK的 ，即Q*= 1 , Q*? = 0 Q*= 1 ④J＝1，K＝1 1 1 若Q＝0， Q?＝1 5.3 脉冲触发的触发器 S主＝1，R主＝0 在CLK＝1时，主触发器翻转为“1”即 Q*主= 1 在CLK的 ，从触发器由“0 ”翻转为“1”，即Q*= 1 若Q＝1， Q?＝0 S主＝0 R主＝1 在CLK＝1时，主触发器翻转为“0”，即 Q*主= 0 在CLK的 ，即Q*= 0, Q*? = 1 Q*= Q ? 其功能表如表5.4.2所示 5.3 脉冲触发的触发器 表5.4.2 例5.4.2 如图5.4.7所示的主从JK触发器电路中，已知CLK、J、K的波形如图5.2.8所示，试画出输出端Q和 Q` 的波形。 解：输出波形如图5.4.7所示 5.3 脉冲触发的触发器 图5.4.7 5.4 边沿触发器的电路结构与动作特点 由于JK触发器存在一次变化问题，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。 现在有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等等几种。 1. 利用CMOS传输门的边沿触发器 电路如图5.5.2所示 5.4 边沿触发器的电路结构与动作特点 图5.5.2 0 1 0 0 1 0 1 0 1 0 1 D D? D 5.4 边沿触发器的电路结构与动作特点 图5.5.2 1 0 1 1 0 1 0 1 0 1 0 D D? D? D 故这是一个上升沿触发的D触发器 5.4 边沿触发器的电路结构与动作特点 图5.5.2 其真值表如表5.5.1所示 5.4 边沿触发器的电路结构与动作特点 1 X 1 0 X 0 X X X 表5.5.1 为了实现异步置位和复位功能，则引入了SD和RD置位端和复位端，其电路如图5.5.3所示，其逻辑符号如图5.5.4所示。当 SD＝1，RD＝0时，Q＝1（置位）；当 SD＝0，RD＝1时，Q＝0（复位）。正常工作加低电平 图5.5.3 图5.5.4 注：1. 边沿触发器也有JK触发器，如利用传输时间的边沿触发器就是边沿JK触发器，它是在CLK的下降沿动作的。其逻辑符号和特性表如图5.5.6所示。 2.边沿触发器的共同动作特点是触发器的次态仅取决于CP信号的上升沿或下降沿到达时输入的逻辑状态，故有效地提高了触发器的抗干扰能力。 5.4 边沿触发器的电路结构与动作特点 5.5 触发器的逻辑功能及其描述方法 5.5.1 触发器按逻辑功能的分类(时钟触发器） 一 、SR触发器 按照逻辑功能触发器可分为SR触发器、JK触发器、D触发器、T 触发器和T ?触发器 凡在时钟信号作用下，具有如表5.6.1的功能的触发器称为SR触发器 表5.6.1 2.约束条件 1.定义： 5.5 触发器的逻辑功能及其描述方法 3. 特性方程： 由特性表和约束条件画出输出端Q*的卡诺图为 表5.6.1 1 1 1 × × 则可写出触发器输出端的方程为 SR触发器的特性方程。 图5.6.1被称为称为SR触发器的状态转换图。 注：描述触发器逻辑功能的方法有特性表、特性方程和状态转换图。 4.状态转换图： 5.5 触发器的逻辑功能及其描述方法 将触发器的特性表用图形方式表现出来，即为状态转换图 图5.6.1 5. 逻辑符号 5.5 触发器的逻辑功能及其描述方法 图5.6.2为SR触发器的逻辑符号，触发器在时钟脉冲的下降沿动作 图5.6.2 二 、 JK触发器 1.定义： 凡在时钟信号作用下，具有如表5.6.2的功能的触发器称为JK触发器 表5.6.2 2.特性