第4章微处理器8086的总线结构和时序分解.ppt

* . AD15-AD0 ALE MRDC或IORC DT/R DEN 6.2.2 8086最大方式系统读总线周期时序 Addr 输出 DATA 输入 BHE S7 . Status 输出 A19/S6-A16/S3 BHE， A19-A16 S2~S0 CLK T4 T3 T2 T1 8 一个总线周期 * BHE S7 . Status 输出 Addr . 输出 DATA 输入 AD15-AD0 ALE AMWC或AIOWC DEN A19/S6-A16/S3 8086最大方式系统写总线周期时序 AMTC或IOWC BHE， A19-A16 S2~S0 CLK T4 T3 T2 T1 8 一个总线周期 * T1 第一个中断响应总线周期 第二个中断响应总线周期 T2 T3 T4 T1 T2 T3 T4 CLK ALE AD7~AD0 8086最大方式下中断响应时序 TYPE LOCK INTA * 最大方式总线请求和总线授予时序 T4或T1 CLK RQ/GT 主设备请求总线存取 CPU将总线授予主设备 主设备释放总线 * 本章结束 * 第4章：周期介绍 * 几个概念： 总线控制逻辑：微处理器级总线和系统级总线之间的逻辑接口电路，称为总线控制逻辑。它对两种总线之间的电气信号和时钟信号都做出了管理，此外还有中断优先级管理逻辑。 时钟周期：每个时钟脉冲的持续时间称为一个时钟周期。由计算机的主频决定（主频的倒数），用 T 表示。 总线周期：8086CPU通过总线对存储器或I/O端口进行一次访问所需的时间为一个总线周期，基本的总线周期包括４个时钟周期T1、T2、T3、T4，处在这些基本时钟周期中的总线状态称为T状态。 * 最小方式系统总线周期时序 * CLK T4 T3 T2 T1 BHE S7 . Status 输出 Addr . 输出 DATA 输入 AD15-AD0 ALE M/IO RD DT/R DEN 8 0 8 6 读 总 线 周 期 基 本 定 时 一个总线周期 A19/S6-A16/S3 I/O读总线周期 * CLK T4 T3 T2 T1 BHE S7 . Status 输出 Addr . 输出 DATA 输出 AD15-AD0 ALE M/IO WR DT/R DEN 8 0 8 6 写 总 线 周 期 基 本 定 时 一个总线周期 A19/S6-A16/S3 I/O写总线周期 * CPU M/IO 地址信号 T1 数据信号 T3~T4 T2 改变信号方向 AB/DB复用线 读操作 M/IO 地址信号 T1 写操作 数据信号 T2~T4 信号方向不变 CPU * 其它引脚（续2） Vcc（40） 电源输入，向CPU提供＋5V±10%的电源电压 GND（1，20） 接地，向CPU提供参考地电平 MN/MX（Minimum/Maximum：33） 工作方式控制线，输入 接高电平时，8086引脚工作在最小工作方式；反之，8086工作在最大工作方式 * 其它引脚（续3） TEST（23） 测试，输入、低电平有效 当CPU执行WAIT指令时，每隔5个时钟周期对此引脚进行一次测试。若为高电平，CPU则继续处于空转状态进行等待，直到引脚变为低电平，CPU才结束等待状态，继续执行下一条指令。 * 其它引脚（续4） BHE /S7 （34） 分时复用引脚，输出、三态 在总线周期的T1状态输出BHE，在总线周期的其它T状态输出S7。 S7指示的状态，目前还没有定义，始终为逻辑1 BHE低电平有效。 BHE为低电平时，表示使用高八位数据线；否则使用低八位数据线。 BHE和地址总线的A0状态组合在一起表示的功能如下表所示 * 操作 BHE A0 使用的数据引脚 读或写偶地址的一个字 0 0 AD15～AD0 读或写偶地址的一个字节 1　　0 AD7～AD0 读或写奇地址的一个字节 0　　1 AD15～AD8 读或写奇地址的一个字 0　　1 1 0 AD15～AD8 （第1个总线周期放低位数据字节） AD7～AD0 （第2个总线周期放高位数据字节） 其它引脚（续5） BHE和A0的不同组合状态 * 其它引脚（续6） 分体的存储器结构 * 6.1.2 最小方式下的系统总线结构 BHE 8086CPU 时钟发生器 8284A CLK RESET READY TEST HOLD HLDA NMI INTR INTA M/IO WR RD ALE BHE A19~A16 AD15~AD0 地址 锁存器 8282 收发 器 8286 DT/R DEN READY 控制总线 地址总线A0~A19 数据总线D0~D15 系统总线 MN/MX STB OE T OE +5V * Intel 828