第六章时序逻辑电路的分析和设计解读.ppt

* 分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下Q3、Q2、Q1、Q0的波形，并指出计数器的模是多少？（选讲） M=12 *例 解 设计数器的Q3Q2Q1Q0= 0000，图中ET=EP=RD=1，电路在CP脉冲作用下进行二进制加法计数，电路输出端Q3Q2Q1Q0由0000→0001→0010→0011…当Q3Q2Q1Q0=1011时， LD=0，在下一CP的上升沿到来时并行输入数据D3D2D1D0=0000置入Q3Q2Q1Q0=0000，电路又开始新的计数周期。这样电路跳过1100、1101、1110、1111四个独立状态。仅剩16–4=12个状态。这样，电路将模16计数器变为模12计数器。该电路的状态转换图和波形图分别如图8.3.26(a)、(b)所示。 * * ① 异步清零。 ③ 计数。 ② 同步并行预置数。 ④ 保持。 74161具有以下功能： 输 入 输 出 清零 预置 使能 时钟 预置数据输入 计 数 进位 CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC L × × × × × × × × L L L L L H L × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 * H H L × × × × × × 保 持 * H H × L × × × × × 保 持 * H H H H ↑ × × × × 计 数 * (1).异步清零：当CR=0，输出“0000”状态。 Q3Q2Q1Q0＝0000，与CP无关 (2).同步并行预置：当CR=1，PE=0，在CP上升沿时， 输出端即反映输入数据的状态， (3).保持：当CR=PE=1时，各触发器均处于保持状态 (4).计数：当CR=PE=CEP=CET=1时，按自然二进制计数。 (5).进位TC:进位信号TC只有在CET=1且Q3Q2Q1Q0=1111时，输出才为1，其余时间为0 74LVC161具有以下功能： TC=CET?Q3Q2Q1Q0 Q3Q2Q1Q0＝D3D2D1D0 时序图 中规模集成计数器74LS192,它是同步十进制可逆计数器,具有 双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符 号如图所示。 74LS192 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 GND VDD D0 CR BO CO LD D2 D3 D1 Q1 Q0 CPD CPU Q2 Q3 CR=1, 计数器直接清零 CR=0,置数端LD=0时,数据直接从置数端D0 D1 D2 D3置入计数器 CR=0, LD=1,执行计数功能。执行加计数时,减计数端CPD=1,计数脉冲由CPU输入;在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时,加计数端CPU=1,计数脉冲由减计数端CPD输入 具体实现的方法： 反馈清零法 反馈置数法 利用清零输入端，使电路计数到某状态时产生清零操作，清除M–N个状态实现N进制计数器。 利用计数器的置数功能，通过给计数器重复置入某个数码的方法减少(M–N)个独立状态，实现N进制计数器的。 用M进制计数器构成N进制计数器时，如果MN,则只需一个M进制计数器就可以；如果MN,则需要多个 M进制计数器来构成。 （2）用集成计数器构成任意进制计数器 N M 的情况 ： 已有的集成计数器是M 进制，需组成的是N进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 ① 异步清零。 ③ 计数。 ② 同步并行预置数。 ④ 保持。 74161具有以下功能： 输 入 输 出 清零 预置 使能 时钟 预置数据输入 计 数 进位 CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC L × × × × × × × × L L L L L H L × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 * H H L × × × × × × 保 持 * H H × L × × × × × 保 持 * H H H H ↑ × × × × 计 数 * 设法跳过16?9=7个状态 CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 … ……. 8 1 0 0 0 9 1 0 0 1 … …… 15 1 1 1 1 (1) 反馈清零法 ① 异步清零。 ③ 计数。 ② 同步并行预置数。 ④ 保持。 74161具有以下功能： 输 入 输 出 清零 预置 使能 时钟 预置数据输入