数电第五章时序电路详解.ppt

例：试分别利用十进制计数器 74LS160 的异步置 0 和同步置数功能构成八进制计数器。 【答案】 0000～0111 CR=Q3 0000～0111 LD=Q0Q1Q2 例：试用反馈置0法把二进制计数器 74LS161 构成七进制计数器。要求列出状态转换表和逻辑电路图。 【答案】 CR=Q0Q1Q2 Q3Q2Q1Q0：0000～0110 2. 74HC165 并行、串行输入/互补串行输出8位移位寄存器。 16位并行/串行数据转换电路 0 1 00 2 000 3 0000 4 00001 5 000011 6 0000111 78 000011111 9 0000111111 10 00001111110 11 000011111100 12 0000111111000 13 00001111110001 14 000011111100010 15 0000111111000101 16 数字电子技术基础习题 第三节 计数器 功能: 计数器是应用最为广泛的时序逻辑电路，它不仅可用来对脉冲计数，而且还常用于数字系统的定时、延时、分频及构成节拍脉冲发生器等等。 分类: 按计数长度分: 二进制、十进制及N进制计数器。 按计数脉冲的引入方式分: 异步型和同步型计数器。按计数的增减趋势分: 加法、减法及可逆计数器。 异步计数器 所谓的异步计数器指计数脉冲没有加到所有触发器的CP 端，只作用于某些触发器的CP 端。当计数器脉冲到来时，各触发器的翻转时刻不同，所以，在分析异步计数器时，要特别注意各触发器翻转所对应的有效时钟条件。 ㈠ 异步二进制计数器 构成: 1、由接成Tˊ型(计数型)的触发器连接而成 2、计数脉冲加到最低位触发器的CP 端， 其它各级触发器由相邻低位触发器的输出状态变化来触发。 1. 异步二进制加法计数器 异步二进制加法计数器 驱动方程： T′触发器 0 0 0 CP Q3n+1 Q2n+1 Q0n+1 0 0 0 0 T′触发器 翻转时刻： 状态转换表 异步二进制加法计数器时序图 异步二进制加法计数器状态转换图 箭头方向表示状态变化方向 箭头方向所指状态二进制值在递增，加计数 表示一个状态 上升沿触发的异步3位二进制加法计数器 a)逻辑图 b)时序波形图 驱动方程： T′触发器 状态转换图 2、异步二进制减法计数器 驱动方程： T′触发器 0 0 0 CP Q3n+1 Q2n+1 Q0n+1 0 0 0 0 T′触发器 翻转时刻： 状态转换表 异步二进制减法计数器状态转换图 时序图 箭头方向所指状态二进制值在递减，减计数 上升沿触发的异步二进制减法计数器 a)电路图 b)时序图 驱动方程： T′触发器 状态转换图 ㈡ 异步十进制计数器 F0、F2构成T′触发器 0 0 0 只有Q1和Q2同时为1时F3才可能翻转为1 三位二进制加计数 8421BCD码 异步十进制加法计数器时序图 (三) 异步N进制计数器 9 驱动方程： 工作状态： Q2=0翻转；Q2=1置0 翻转 Q1Q0都为1翻转其他情况置0 翻转 翻转 置0 置0 翻转 翻转 置0 翻转 翻转 置0 置0 综前所述，可以看出异步计数器具有以下特点： 1. 电路结构简单，这是异步计数器的优点。 2. 由于组成计数器的各触发器翻转时刻不同，因而工作速度低。若将计数器的状态译码输出，容易产生过渡干扰脉冲，出现差错，这是异步计数器的缺点。 110过渡干扰脉冲 三、同步计数器 所谓同步计数器，就是将输入计数脉冲同时加到各触发器的时钟输入端，使各触发器在计数脉冲到来时同时翻转。 ㈠ 同步二进制加法计数器 同步3位二进制计数器 a）逻辑图 b）时序图 同步3位二进制计数器 a）逻辑图 b）时序图 同步二进制加法计数器中各触发器的翻转条件： 1. 最低位触发器每输入一个计数脉 冲翻转一次。 2. 其它各触发器都是在其所有低位 触发器的输出端Q 全为1时，在 下一个时钟脉冲触发沿到来时状 态改变一次。 ㈡ 同步十进制计数器 在同步二进制计数器的基础上，通过阻塞反馈法