硬件描述语言verilog简答题.docxVIP

assign always initial区别always过程反复执行其中的块语句，而initial过程语句只执行一次。assign声明用于描述组合逻辑。在always语句中，“=”表示阻塞赋值，=表示非阻塞赋值Assign语句应该在always语句外部使用，而且是并行计算值。在组合逻辑中使用阻塞式赋值，而在时序逻辑中需要使用非阻塞式赋值。initial语句在模拟开始时执行体内的语句，2.触发器,锁存器,寄存器区别?触发器：包括锁存器和寄存器。锁存器：电平触发的存储单元，在有效电平时间里可以多次改变数据.优点是占触发器资源少，缺点是容易产生毛刺。?在FPGA中用的很少，因为FPGA中触发器的资源非常丰富。?寄存器：边沿触发的存储单元，在上升或下降沿数据变化，一个周期里只能变化一次。3.测试程序的作用:测试程序是用于测试其他待测试模块的硬件描述语言模块。此程序包含了向待测试模块提供输入的语句，已测试是否产生了理想的正确输出。输入和期待的输出模式成为测试向量。4时序图定义:答：时序图是显示了缓冲器的一个输入改变和随后输出的改变所产生的延迟的图，她描绘了输入改变时缓冲器电路的瞬间响应。5. 两种时序电路，(怎么样判断同步时序电路)同步时序电路：如果一个由多个元件连接构成电路是同步时序电路，需满足：每一个电路元件是寄存器或组合电路,至少有一个电路元件是寄存器所有寄存器接收同一个时钟信号,每一个环路至少包含一个寄存器 非同步时序电路称为异步电路。6.什么是组合电路（组合电路的判断条件），什么是时序电路答：组合电路的输出仅仅取决输入的值。时序电路的输出取决于当前的输入值和之前的输入值。组合电路没有记忆，时序电路是有记忆的。如果一个电路由互相连接的电路组件构成，在满足以下条件时，它就是组合电路。每一个电路组件本身都是组合电路每一个电路节点或者是一个电路的输入，或者仅仅连接到一个电路组件的一个输出端口。电路不能包含回路：进过电路的每条路径最多只能经过每个电路一次。7.MIPS体系结构设计的四个准备/指令格式设计原则4条：简单设计有助于规整化加快常见功能越小的设计越快好的设计需要好的折中8.三种类型的存储器阵列：动态随机存储器（DRAM）:以电容的充电和放电来存储位静态随机存储器（SRAM）：不需要刷新存储位只读存储器(ROM)：以晶体管的存在与否来存储一个位9.传输延迟：是输入改变直到对应的一个或多个输出达到它们最终的值所经历的最长时间 最小延迟：当一个输入发生变化到任何一个输出开始改变的最短时间。组和电路的传输延迟是关键路径上每一个元件的传输延迟之和。最小延迟是最短路径每个元件的最小延迟之和。10.数字电路：是一个包含离散电压值输入和输出的模块。它的规范描述了模块实现的功能和时序。11. 设计有限状态机的步骤：确定输入和输出；画状态转换图；对于moore型状态机—写出状态转换表—写出输出表对于mealy型状态机---写出组合的状态转换和输出表；选择状态编码为下一个状态写出布尔表达式；画出电路草图有限状态机的三个部分答：有限状态机包含下一状态的逻辑和输出逻辑以及一组用于存储状态的寄存器。有限状态机分为 moore型 和mealy型Moore型状态机输出只取决于系统的状态Mealy型状态机输出取决于输入和当前的状态同步时序电路的动态约束答：动态约束是指同步时序电路的输入在时钟沿附近的建立和维持孔径时间内必须保持稳定。建立时间约束保持时间约束延迟、吞吐量区别 空间并行、时间并行区别 延迟 从开始到结束需要的时间 吞吐量 系统单位时间内产生任务的数量 空间并行是指提供多个相同的硬件，这样多个任务就可以在同一时间一起处理。时间并行是值一个任务呗分成多个阶段，类似于流水线装配线。verilog 行为模型、结构模型 模拟、综合区别行为模型描述一个模块做什么。结构模型用层次化方法描述一个模块怎样由更简单的部件构造模拟：在模拟阶段，在模块上加入输入，并检查输出，以验证模块的操作是否正确综合：把行为级描述的模块通过逻辑网表自动转换为门级形式的模块的称为综合。最小项就是有若干积（“与”构成了最小项，真值表相与取值为1的）的和（或）构成。 是与或式。 最大项就是有若干和（“或”构成了最大项，真值表中相或取0的）的积（与）。 是或与式如何在Modelsim中设置断点进行断点调试？如何在Modelsim中观察变量的值？运行菜单View-Files，双击HDL文件，打开了代码窗口。点击行号的右侧，就出现了一个红色的断点。当然很多行是不能加断点的。似乎行号为红色，就表示可以加断点。断点可以disable,enable和删除。加了断点后，然后重新运行仿真。运行到断点时就会停止，这时可以在Objects窗口观察各个信号的值。可以用step按钮进行单步调试。2）如何在Mo