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硬件描算语言chapter2讲述
2.4开关级建模 * 1. MOS开关(nmos,pmos,cmos) nmos/pmos 实例名(out,data,control); cmos 实例名(out,data,ncontrol,pcontrol); 2. 双向开关 tran 实例名 (inout1,inout2); tranif0/tranif1 实例名(inout1,inout2,control); * 例2.4-1:开关级建模方式设计 CMOS反相器 module my_not(out, in); output out; input in; supply1 pwr; supply0 gnd; pmos (out, pwr, in); nmos (out, gnd, in); endmodule 例2.4-2是一个开关级描述的2输入与门 module and2_1(out,a,b); input a,b; output out; wire s1,s2; supply0 Gnd; supply1 Vdd; pmos U1(s1,a,Vdd); pmos U2(s1,b,Vdd); nmos U3(s1,a,s2); nmos U4(s2,b,Gnd); pmos U5(out,s1,Vdd); nmos U6(out,s1,Gnd); endmodule Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University 第2章 Verilog HDL模块和结构化建模 * * Microelectronics School Xidian University 2.1 模块 2.1.1 模块的基本概念 module name(端口列表); //模块定义行 端口定义 … 数据类型说明 … 参数说明 … 逻辑功能描述 … endmodule //模块结束行 output input inout 图2.1-1 模块的基本结构组成 * * Microelectronics School Xidian University 例2.1-2:Verilog HDL设计两输入与门 module and_2(a,b,c); input a,b; output c; assign c=ab; endmodule module dff_tb(clk,din,q); input clk,din; output q; reg q; always@(posedge clk) q=din; endmodule 例2.1-3:Verilog HDL设计1bit D触发器 2.2 模块的调用和结构
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