--组合逻辑电路.PPTVIP

工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有以下几个方面： ① 所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最少。这样的电路称“最小化”电路。 ② 满足速度要求，应使级数最少，以减少门电路的延迟。 ③ 功耗小，工作稳定可靠。 10.2.1 编码器 10.2.2 译码器 10.2.3 数据选择器 10.2.4 数据分配器 10.2.5 数值比较器 10.2.6 加法器 ①七段字符显示器 ②七段显示译码器的设计 10.2.6 加法器 功能：实现二进制数的相加 一位加法器(全加器或半加器实现) 分类： 多位加法器(全加器或半加器实现) 10.2.3 数据选择器 数据选择器又称多路选择器(Multiplexer, 简称MUX)。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关。 数据选择器示意图 A1 A2 0 0 0 0 S D3 1 1 D2 1 0 D1 0 1 D0 0 0 Y A1 A0 0 × × 1 S 4选1数据选择器 功能表 S：选通控制端。 S=0时，数据选择器工作；S=1时，Y=0输出无效。 4选1数据选择器电路图 例：试用一片双4选1数选器74LS153组成一个8选1数据选择器。 解： D4～D7 00 ～ 11 1 D0～D3 00 ～ 11 0 Y A1 A0 A2 8选1数据选择器的逻辑表达式： 8选1数据选择器74LS151 特点：输出端为互补形式。 例：试用4选1数据选择器74LS153实现如下逻辑函数的组合逻辑电路。 解：逻辑函数变形为最小项之和形式 比较可得： D0=0，D1=1，D2=1，D3=1 例：分析下图电路的逻辑功能。 解：①逻辑表达式 ②逻辑真值表 ③功能分析 此电路是1位加法器。A是低位的进位CI，B、C是两个加数，Y1为加法器的和S，Y2为加法器向高位的进位CO。 功能：将一路输入数据分时分别送到多路输出通道输出，即一路数据输入，多路输出。 1个数据输入端； 2n个数据输出端； n个地址输入端（控制端）; A0 A1 D W0 W1 W2 W3 10.2.4 数据分配器 74HC138 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C D 1 S3 S2 S1 将74HC138型译码器改接为8路分配器 S1=1， S2 S3 作数据输入端D A2A1A0 变化，可轮流分配给Y0 … Y7得三地址8输出 1线/8线数据分配器。 说明： 当D＝0时，138工作，根据A2A1A0 的不同组合，在相应输出端得到数据0。 当D＝1时，138禁止工作，输出端全为1， 相当把数据1送到了输出端。 用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数值比较器。 10.2.5 数值比较器 1.一位数值比较器 (两个数都是一位二进制数） √ √ √ √ Z3 Z2 Z1 1.一位数值比较器 ①AB(A=1,B=0)则 ②AB(A=0,B=1)则 ③A=B(A=B=0,A=B=1)则 高电平有效 1 1 A B Y (AB) Y (A=B) Y (AB) AB AB ≥1 输出函数式 低电平有效 1 1 A B Y ( AB ) Y ( A= B ) Y ( A B ) AB AB 2.多位数值比较器 比较原则： A、比较两个多位数A和B，需从高向低逐位比较，高位大的数值一定大。 如A=1001 ，B=0111，A3B3,则 AB B、若高位相等，则比较低位，最终结果由低位的比较结果决定 如A=0001 ，B=0111，A3=B3, A2B2 ,则 AB A2 B2 AB A0 = B0 A=B A0 B0 AB A0 B0 AB A3 B3 AB A3 B3 AB A3 = B3 A2 B2 AB A2 = B2 A1 B1 AB A1 B1 AB A1 = B1 由于多位比较器的 内部原理非常复杂，市面上有很多现成的比较器，如74LS85、4585等 集成4位数值比较器 A