第3章电子工艺基础讲述.ppt

时序逻辑电路的VHDL描述 2 D触发器 【例3-6】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; --库与程序包声明 ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLK‘EVENT AND CLK =‘1’ --CLK上升沿检测 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出 END bhv; 图5-4D触发器 D触发器是最简单并最具有代表性 的时序电路。是现代数字系统设计 中最基本的时序单元和底层元件。 2. 设计库和标准程序包 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 2 时序描述的VHDL规则 例3-6: LIBRARY IEEE; -- 表示打开IEEE库； USE IEEE.STD_LOGIC_1164.ALL; -- 表示允许使用IEEE库中 STD_LOGIC_1164 程序包的所有内容 IEEE不属于VHDL标准库,所以在使用其内容前,必须事先给予声明。 例3-1: LIBRARY STD; -- 表示打开STD库； USE STD.STANDARD.ALL; -- 表示允许使用STD库中 STANDARD 程序包的所有内容 VHDL标准库STD和工作库WORK都是默认打开的，在使用其内容前,不必事先给予声明。 (1) 同步清零 同步清零是指，当时钟边沿有效且清零信号有效时，时序电路清零。 同步信号清零的VHDL描述如下： PROCESS(时钟信号名) IF (时钟信号变化条件) THEN IF (清零信号变化条件) THEN 清零语句； ELSE 顺序语句； END IF； END IF； END PROCESS； (2)异步清零 异步清零指的是，只要清零信号有效，时序电路就被清零，清零信号与时钟信号无关。异步信号清零的VHDL描述如下： PROCESS(时钟信号名) IF (清零信号变化条件) THEN 清零语句； ELSIF(时钟信号变化条件) THEN 顺序语句； END IF； END PROCESS； 一、Verilog语言 不同层次的Verilog HDL抽象 Verilog HDL模型可以是实际电路的不同级别的抽象。抽象级别可分为五级： 系统级(system level): 用高级语言结构（如case语句）实现的设计模块外部性能的模型； 算法级(algorithmic level): 用高级语言结构实现的设计算法模型（写出逻辑表达式）； RTL级(register transfer level): 描述数据在寄存器之间流动和如何处理这些数据的模型； 门级(gate level): 描述逻辑门（如与门、非门、或门、与非门、三态门等）以及逻辑门之间连接的模型； 开关级(switch level): 描述器件中三极管和储存节点及其之间连接的模型。 简单的Verilog HDL例子 [例1] 8位全加器 module adder8 ( cout,sum,a,b,cin ); output cout; // 输出端口声明 output [7:0] sum; input [7:0] a,b; // 输入端口声明 input cin; assign {cout,sum}=a+