第7章__基于FPGA的DSP开发设计讲述.ppt

基于FPGA的DSP开发技术 完成第五步：利用QuartusII进行时序仿真 进行第六步——硬件实现与测试 基于FPGA的DSP开发技术 正弦发生器模块设计实例 第六步：硬件实现与测试 1） 根据硬件电路的具体接口方式，如DA芯片，修改生成的VHDL 文件，添加相应的引脚，编译，仿真。 2） FPGA芯片引脚的锁定，编译 3） 编程下载：利用QuartusII编程工具 基于FPGA的DSP开发技术 完成第六步：硬件实现与测试 至此，经过六步操作，已经利用DSP Builder完整地实现了正弦发生器模块的设计。 基于FPGA的DSP开发技术 MATLAB/DSP Builder软件 DSP Builder简介 基于DSP Builder的DSP模块开发流程 正弦发生器模块设计实例 DSP Builder层次性设计 FIR数字滤波器设计实例 层次性设计方法 FDATool使用 利用MegaCore的设计 基于FPGA的DSP开发技术 DSP Builder层次性设计 DSP Builder层次性设计主要用于搭建复杂的DSP系统，方便系统的设计与调试。 DSP Builder层次性设计的方法：利用DSP Builder软件工具，将设计好的DSP模型生成子系统（Subsystem），将子系统与其他模块互联构成更大的系统。 子系统可以被任意复制到其他模型文件中，双击子系统图标即可打开子系统源文件，子系统中还可以包含子系统。 基于FPGA的DSP开发技术 MATLAB/DSP Builder软件 DSP Builder简介 基于DSP Builder的DSP模块开发流程 正弦发生器模块设计实例 DSP Builder层次性设计 FIR数字滤波器设计实例 层次性设计方法 FDATool使用 利用MegaCore的设计 基于FPGA的DSP开发技术 FIR 数字滤波器设计实例 1）FIR 滤波器原理 FIR滤波器：Finite Impulse Response，有限冲激响应 N-1阶FIR滤波器的系统函数为 其差分方程表达式为 3个延迟单元、4个乘法器、3个加法器（一个4输入加法器） 基于FPGA的DSP开发技术 FIR 数字滤波器设计实例 2）采用层次性设计的16阶FIR滤波器设计 2-1）设计一个h(0)为0的4阶滤波器 考虑到浮点运算在FPGA实现的复杂性，采用定点运算，并省去小数定标，采用整数运算实现 基于FPGA的DSP开发技术 正弦发生器模块设计实例 第一步：利用Simulink建立模型文件 5） 添加正弦查找表。在GateControl子库中找到查找表模块 LUT，把LUT拖放到新建模型窗口，将LUT模块的名字修改为 “SinLUT” 。 6） 设置正弦查找表模块参数。双击模块进入模块参数设置对话 框。 基于FPGA的DSP开发技术 总线类型： 有符号整数 有符号小数 无符号整数 输出位宽 查找表地址 查找表内容计算式 选中”Use LPM”选项，Quartus II 将利用目标器件中的嵌入式RAM构成SinLUT 选中”Register Address”选项会生成输入地址总线。 若目标器件是Straitix或者Cyclone，并且选中了LPM选项，用户必须选中”Register Address”选项 基于FPGA的DSP开发技术 正弦发生器模块设计实例 第一步：利用Simulink建立模型文件 7） 添加Delay模块。选中Storage子库下的Delay模块，拖放到 新建模型窗口。 设置延迟的周期数 时钟相位选择 基于FPGA的DSP开发技术 正弦发生器模块设计实例 第一步：利用Simulink建立模型文件 8） 添加Product（乘法）模块。在Altera DSP Builder库中选择Arithmetic子库，找到Product模块。 设置乘法模块采用的流水线级数 使用参数化模块库实现 使用FPGA的专用模块实现 基于FPGA的DSP开发技术 正弦发生器模块设计实例 第一步：利用Simulink建立模型文件 9） 添加端口SinCtrl。在IO BUS子库，找到AltBus模块，拖 放到新建模型窗口中，修改AltBus模块的名字为SinCtrl。 10）添加端口OUT。在IO BUS子库，找到AltBus模块，拖放到 新建模型窗口中，修改AltBus模块的名字为Out。 基于FPGA的DSP开发技术 选中Saturate选项，则当输出大于最大正值或小于最小负值时，则输出被强制为最大正值或最小负值。 基于FPGA的DSP开发技术