数字ASIC设计特点.PPTVIP

CPLD原理 CPLD结构 MAX7000B Device Block Diagram LABs Macrocells Expander product terms (shareable and parallel) PIA I/O control blocks MAX 7000B Macrocell MAX 7000B PIA Routing I/O Control Block of MAX 7000B Devices MAX7000B Timing Model MAX 7000B系列产品 第六章 数字ASIC设计特点 一、CMOS组成的基本单元 二、信号的分类 三、驱动能力 四、电路延迟 五、时钟缓冲 六、ASIC设计中不宜采用的电路 一、CMOS组成的基本单元 1、??? 各种门电路 与门、与非门 或门、或非门 与或门、与或非门 异或门、异或非门 2、译码器、比较器和多路选择器 a、译码器 l??单态译码器：只识别一种输入状态的译码器 l 多态译码器：能识别几种输入状态的译码器 l? 全态译码器：能识别2n种输入状态的译码器 l? 简化全态译码器： 译码器设计应注意消除“毛刺”： 延迟、使能端、触发器定时采样 B、比较器 比较相等的比较器（用异或非门实现） 比较大小的比较器 一位数比较 A=1 AB B=0 A=0 AB B=1 两位数比较 三位数比较 四位数比较 C、多路选择器 二、信号的分类 1、时钟信号 2、控制信号： 使能信号 复位信号（初始化） 3、数据信号： 三、驱动能力 1、单位负载：一个反相器的输入定义为在驱动它的任何电路上加有一单位负载。 2、单位驱动能力：一个反相器的输出定义为具有单位驱动能力。 3、扇出： l绝对扇出：被驱动部件加外部输出的负载总和。 l相对扇出：绝对扇出 /驱动能力 四、电路延迟 电路延迟=传送延迟+惰性延迟 其中：传送延迟是由于栅极下面的耗尽层充电和放电引起的，所以传送延迟的大小取决于栅的类型、供电电压、温度和工艺参数。一般来说：供电电压高，温度高传送延迟大；工艺尺寸越小，传送延迟越小。 惰性延迟是由输出电路的电容和驱动门的内阻抗决定的，即和负载有关。 电路延迟=传送延迟+（单位负载的惰性延迟x相对扇出） 五、时钟缓冲 同步系统中时钟及其它全局控制线、复位线必然负载很重，就必须设法增大电路的驱动能力。 增大电路的驱动能力的方法： 线形缓冲 树形缓冲 五、时钟缓冲 1、线形缓冲 在信号线上使用一串缓冲器，使驱动能力逐步增大。 线形缓冲的使用原则： 库中有大功率的缓冲器或容许反相器并联使用 缓冲器的绝对负载量是有限的（线宽是有限的） 2、树形缓冲 六、ASIC设计中不宜采用的电路 1、延迟线 对于工艺的变化极为敏感，不同温度时延迟量变化很大，如果采用，会造成延迟参数的不准确。 六、ASIC设计中不宜采用的电路 2、倍频器：延迟线+异或门 六、ASIC设计中不宜采用的电路 3、单稳触发器 单稳触发器只有一个稳定状态，在外界触发脉冲的作用下，电路从稳态翻转到暂态，然后在暂态停留一段时间Tw后又自动返回到稳态，并在输出端产生一个宽度为Tw的矩形脉冲。Tw只与电路本身的参数有关，而与触发脉冲无关。 定时关系不能保证，一种方法是片外解决； 单稳触发器主要是作为波形整形电路，可用数字方式解决。 六、ASIC设计中不宜采用的电路 4、片上振荡器 无法在ASIC内部实现振荡器 带反相器引脚来实现振荡器 六、ASIC设计中不宜采用的电路 5、RS触发器 有不定状态 为异步工作方式 对毛刺敏感 用同步方式的RS触发器 六、ASIC设计中不宜采用的电路 6、JK触发器 硅片面积比D触发器大 有异步功能 负边沿触发 FPGA中一般采用D触发器 六、ASIC设计中不宜采用的电路 7、隐含触发器 组合电路的反馈造成的。 ASIC设计中反馈必需从触发器的输出连到组合电路的输入端。 六、ASIC设计中不宜采用的电路 8、错误使用控制单元 译码器输出接触发器时钟。译码器输出的毛刺会造成触发器