第三章FPGA结构讲述.ppt

PLD器件的分类－－按集成度 低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成较小规模的逻辑电路 高密度，已经有超过400万门的器件 EPLD ,CPLD,FPGA 可用于设计大规模的数字系统集成度高，甚至可以做到SOC（System On a Chip） PLD器件的分类－－按结构特点 基于乘积项结构的器件－－阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于查找表结构的器件－－单元型 FPGA PLD器件的分类－－按编程工艺 熔丝（Fuse）或反熔丝（Antifuse）编程器件－－Actel的FPGA器件。 体积小，集成度高，速度高，易加密，抗干扰，耐高温。 只能一次编程，在设计初期阶段不灵活，称为OTP（One Time Programmable)器件。 SRAM （ Static RAM ） －－大多数公司的FPGA器件。 可反复编程，且编程速度快。实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序 PLD器件的分类－－按编程工艺 电擦除可编程只读存储器EEPROM （Electrical EPROM） －－大多数早期的CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大 注：EPROM（Erasable Programmable ROM）型 称为：可擦除可编程只读存储器。 PLD器件的分类－－按编程工艺 flash－－大多数目前的CPLD器件 可反复编程，编程电压低，寿命长。 不用每次上电重新下载，编程速度快，功耗低。 逐步取代EEPROM。 在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络 CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。 查找表的基本原理 3.3 CPLD的结构与工作原理 2．宏单元 MAX7000系列中的宏单元 逻辑阵列 乘积项选择矩阵 可编程寄存器 三种时钟输入模式 全局时钟信号 全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟 KX 康芯科技 3.扩展乘积项 为适应更复杂的逻辑函数的需要，利用其它宏单元的逻辑资源，扩展乘积项。有两种方式，即共享扩展乘积项和并联扩展项馈送方式。 扩展乘积项 每个宏单元中有一个“共享扩展项”，乘积项经非门后回馈到逻辑阵列中；还存在一个“并联扩展项”，乘积项从邻近宏单元借位而来。 虽然大部分逻辑函数能够用在每个宏单元的5个乘积项实现，但更复杂的逻辑函数可以利用其他宏单元，以提供所需的逻辑资源。即利用共享和并联扩展乘积项，直接送到本LAB的任意一个宏单元中。 3.3 CPLD的结构与工作原理 3．扩展乘积项 局部连线 共享扩展 项提供的 “与非” 乘积项 宏单元的 乘积项 逻辑 宏单元的 乘积项 逻辑 图3-28 共享扩展乘积项结构 KX 康芯科技 3.3 CPLD的结构与工作原理 3．扩展乘积项 图3-29 并联扩展项馈送方式 KX 康芯科技 扩展成积项说明： 共享扩展项：每个LAB有16个共享扩展项，即每个宏单元提供一个单独的乘积项，可被LAB内任何一个或全部宏单元使用和共享。 并联扩展项：宏单元中一些没被使用的乘积项，可分配到邻近的宏单元去。使用扩展项允许最多20个乘积项直接送到宏单元的“或”逻辑。其中5个是本身的，15个并联乘积项是从本LAB中邻近宏单元借用的。 3.3 CPLD的结构与工作原理 4．可编程连线阵列(PIA) 图3-30 PIA信号布线到LAB的方式 KX 康芯科技 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 5.可编程的I/O单元 图2-31-EPM7128S器件的I/O控制块 允许每个I/O引脚单独配置为： 输入、输出和双向。 三态门控接地：I/O引脚为专用输入引脚。 三态门控接Vcc：I/O引脚为普通输出引脚。 优化设计： 1、减缓输出缓冲器的电压摆率（Slow Rate），以降低开关噪声。 2、可编程的速度或功率优化。 注意MAX7000系列的工作电压： E、S系列：5.0V A、AE系列：3.3V B系列：2.5V 3.4 FPGA结构与工作原理 FPGA（现场可编程门阵列）采用另一种可编程逻辑形成方式，即可编程的查找表LUT（Look Up Table）结构