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2006-3-23 第八章 抽象级别 周晓波 北京交通大学电子信息学院 xbzhou@bjtu.edu.cn内容提要 8.1 概述 8.2 结构描述 8.3 行为描述建模 不同抽象级别的 HDL 模型 系统级 （System Level） 算法级 ( Algorithm Level) 寄存器传输级 (Register Transfer Level) 门级 ( Gate Level) 开关级（Switch Level） 技术指标： 用文字表示 用算法表示 用高级行为的Verilog模块表示 RTL/功能级： 用可综合的Verilog模块表示 门级/结构级： 用实例引用的Verilog模块表示 版图布局/物理级： 用几何形状来表示 抽象级(Levels of Abstraction) 在抽象级上需要进行折衷 抽象级(Levels of Abstraction) 设计工程师在不同的设计阶段采用不同的抽象级 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 在综合前将各功能模块进行RTL级描述。 用于综合的库中的大多数单元采用结构级描述。在本教程中的结构级描述部分将对结构级(门级)描述进行更详细的说明。 Verilog还有一定的晶体管级描述能力及算法级描述能力 行为级和RTL级 MUX的行为可以描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。 结构级描述 结构级Verilog适合开发小规模元件，如ASIC和FPGA的单元 Verilog内部带有描述基本逻辑功能的基本单元(primitive)，如and门。 用户可以定义自己的基本单元UDP(User Defined Privitives) 综合产生的结果网表通常是结构级的。用户可以用结构级描述粘接(glue)逻辑。 下面是MUX的结构级描述，采用Verilog基本单元(门)描述。描述中含有传输延时。 仅需一种语言 Verilog的一个主要特点是可应用于各种抽象级。建模时可采用门级和RTL级混合描述，在开发testbench时可以采用行为级描述。 内容提要 8.1 概述 8.2 结构描述 8.3 行为描述建模 8.2.1 门级结构描述 多输入门(and \ nand \ or \ nor \ xor \ nxor) 多输出门(buf \ not) 三态门(bufif0 \ bufif1 \ notif0 \ notif1) 门时延 举例 多输入门 门名是以上六种多输入门之一。 这六种多输入门的共同特点是，只有一个输出，但有一个或多个输入。 第一个端口是输出，其它端口是输入。 单元名可以省略，例如xor (Bar，Bud…) 一个语句可有多个相同类型的单元。 多输入门 多输入门的表示方式为： 门名 单元名(输出， 输入列表) 例如， or A(out，int1,int2)； 它表示该门类型为或门，单元名为A，该门一个输出，两个输入。 8.2 门级结构描述 多输入门(and \ nand \ or \ nor \ xor \ nxor) 多输出门(buf \ not) 三态门(bufif0 \ bufif1 \ notif0 \ notif1) 门时延 举例 多输出门 多输出门的表示方式为 门名 单元名(输出列表，输入)； 例如 not B (out1，out2，int)； 它表示该门类型为非门，单元名为B， 该门有两个输出，一个输入。 8.2 门级结构描述 多输入门(and \ nand \ or \ nor \ xor \ nxor) 多输出门(buf \ not) 三态门(bufif0 \ bufif1 \ notif0 \ notif1) 门时延 举例 三态门 三态门的表示方式为 门名 单元名(输出， 数据输入，控制输入 )； 例如， bufif0 C (out，int1，int2)； 它表示该门类型为低电平使能缓冲门，单元名为C， 该门有一个输出，一个数据输入和一个控制输入。 8.2 门级结构描述 多输入门(and \ nand \ or \ nor \ xor \ nxor) 多输出门(buf \ not) 三态门(bufif0 \ bufif1 \ notif0 \ notif1) 门时延 举例 门时延 信号从门的输入端传输到输出端引起的时延叫做门时延。我们可以在实例化基本门的同时，进行门时延的定义。 其定义方式为 门(开关)名 时延 单元名 (输入输出列表)； 门时延 如果没有时延，则门时延默认为0。 所有时延以单位时间来表示，而单位时间和实际时间的关系则通过`ti