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简单数字逻辑电路的设计;1.逻辑表达式的VHDL描述;D0
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;LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY encoder8_3 IS
PORT(d : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
q : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END encoder8_3;
ARCHITECTURE rtl OF encoder8_3 IS
BEGIN
encoder_process:PROCESS(d)
BEGIN
CASE d IS
WHENq=111;
WHENq=110;
WHENq=101;
WHENq=100;
WHENq=011;
WHENq=010;
WHENq=001;
WHENq=000;
when others=q=XXX;
END CASE;
END PROCESS encoder_process;
END rtl;;D0
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E1
;LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY priorityencoder IS
PORT(d : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
e1 : IN STD_LOGIC;
q : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
gs,e0 : OUT STD_LOGIC);
END priorityencoder;;ARCHITECTURE rtl OF priorityencoder IS
BEGIN
encoder_process: PROCESS(e1,d)
BEGIN
IF (e1=‘1’) THEN
q=“111”;
gs=‘1’;
e0=‘1’;
ELSIF (d= AND e1=‘0’) THEN
q=“111”;
gs=‘1’;
e0=‘0’;
ELSIF (d(7)=‘0’ AND e1=‘0’) THEN
q=“000”;
gs=‘0’;
e0=‘1’;
ELSIF (d(6)=‘0’ AND e1=‘0’) THEN
q=“001”;
gs=‘0’;
e0=‘1’;
ELSIF (d(5)=‘0’ AND e1=‘0’) THEN
q=“010”;
gs=‘0’;
e0=‘1’;; ELSIF (d(4)=‘0’ AND e1=‘0’) THEN
q=“011”;
gs=‘0’;
e0=‘1’;
ELSIF (d(3)=‘0’ AND e1=‘0’) THEN
q=“100”;
gs=‘0’;
e0=‘1’;
ELSIF (d(2)=‘0’ AND e1=‘0’) THEN
q=“101”;
gs=‘0’;
e0=‘1’;
ELSIF (d(1)=‘0’ AND e1=‘0’) THEN
q=“110”;
gs=‘0’;
e0=‘1’;
ELSIF (d(0)=‘0’ AND e1=‘0’) THEN
q=“111”;
gs=‘0’;
e0=‘1
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