第四章-组合逻辑与设计讲述.ppt

*4.3.8 组合逻辑电路的竞争与冒险 1 竞争-冒险现象及成因 ① “竞争” 两个输入“同时向相反的逻辑电平变 化”， 称存在“竞争” 因“竞争”而可能在输出产生尖峰脉 冲的现象，称为“竞争-冒险”。 2、2线—4线译码器中的竞争-冒险现象 3 .消除竞争-冒险现象的方法 ①、接入滤波电容 尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。 ②、引入选通脉冲 取选通脉冲作用时间，在电路达到稳定之后，P的高电平期的输出信号不会出现尖峰。 作业四 p214 4.25，4.26，4.27 测验二 １．试用最少的与非门（必要的反相器）重新实现以下逻辑电路：  2．试用74LS138译码器和74LS151八选一数据选择器设计一个可以判断两个3位二进制无符号数是否相等的逻辑电路（两数相等时电路输出端为0，否则为1）。 3. 用4位二进制加法器74LS283及必要的门电路设计一个BCD8421加法器。 4。教材p213习题4.22 * * 对4选1数据选择器： 对双4选1数据选择器： 对8选1数据选择器： A1 A0 Y1 1 X X 0 0 0 0 D10 0 0 1 D11 0 1 0 D12 0 1 1 D13 “双四选一”， 74HC153 分析其中的一 个“四选一” 例：用两个“四选一”接成“八选一” 2．用数据选择器进行组合逻辑设计 ① 数据选择器的扩展 用两片8选1数据选择器74LS151扩展一个16选1数据选择器，如图4-3-28 ② 用数据选择器进行组合逻辑设计 例4-3-8 用4选1数据选择器及与非门电路设计一个交通信号灯故障检测电路. 选定MIS 4选1数据选择器74LS153及门电路设计。考虑由A 和R 量变量作数据选择器的地址信号，G 作为数据，可写出： 例4-3-9 用8选1数据选择器74LS151及门电 路实现逻辑函数： 配成最小 项表达式： 将A,B,C作为地址信号，同时：D0= D3= D5= D7=1 ; D1= D2= D4= D6=0 如图4-3-30 第4章-习题三 P212-213 4.15 ; 4.16; 4.17; 4.19; 4.21；4.23; 4.24 4．3．4 数据分配器 1．数据分配器工作原理 数据分配器(DEMUX)的工作原理正好与数据选择器相反，数据分配器是将一条输入线路上的数据分配到相应的几条线路上. 2．常用数据分配器 ① 1线-4线数据分配器 可用一个74LS139(双2-4译码器)来实现1-4数据分配。 ② 1线-8线数据分配器 同理也可用 3-8译码器74LS138实现1-8数据分配器，原理图见图4-3-35 3．数据分配器典型应用 用数据选择器和数据分配器可实现数据的串行交换传输，如图4-3-36示 4．3．5 数值比较器 (Magnitude Comparator) 数值比较器是对两个自然二进制数的数值大小进行比较，给出比较结果的一种逻辑电路。完成这一功能所设计的各种逻辑电路统称为数值比较器。最简单的一位数值比较见表4-3-20 1.一位数值比较器 首先讨论两个一位二进制数A和B相比较的情况。这时有三种可能： 二、多位数值比较器 原理：从高位比起，只有高位相等，才比较下一位。例如： 2. 集成电路CC14585 实现4位二进制 数的比较 3. 比较两个8位二进制数的大小 4.3.6 代码转换器 (Code Converter) 代码转换器实际上是多入多出的译码器，前面介绍的7段显示译码器从另一个角度去看就是一个BCD码到7段字型码的译码器。 1.自然二进制码——葛莱码转换器 由第一章内容可知，自然二进制码到葛莱码间的关系：n位自然二进制编码： 4.3.7 加法器 (Adder) 1. 半加器 不考虑来自低位的进位，将两个1位的二进制数相加 输 入 输 出 A B S CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 2. 全加器：将两个1位二进制数及来自低位的进位相加 输 入 输 出 A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 二、多位加法器 串行进位加法器: 优点：简单 缺点：慢 若考虑每级进位延迟时间为2T(T是一个基本与非门的延迟时间单位，每级异或门为3T),则：