计算机原理2_数字电子基础2_信息.pptVIP

A voting system using full-adders and parallel binary adders DECODER 续 返回课件32 译码器应用 A simplified keyboard encoder 数据选择器应用举例 （续） 2.3 触发器以及时序逻辑电路 三、 显示译码器 1、数码显示器 　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 b=c=f=g=1，a=d=e=0时 c=d=e=f=g=1，a=b=0时 共阴极 2、显示译码器 真值表仅适用于共阴极LED 真值表 a的卡诺图 b的卡诺图 c的卡诺图 d的卡诺图 e的卡诺图 f的卡诺图 g的卡诺图 逻辑表达式 逻辑图 2、集成显示译码器74LS48 引脚排列图 应用举例 加法器的应用复习 1、8421 BCD码转换为余3码 BCD码+0011=余3码 2、二进制并行加法/减法器 C0-1＝0时，B?0=B，电路执行A+B运算；当C0-1＝1时，B?1=B，电路执行A－B=A+B运算。 加法器常用来进行代码转换 An Application A simplified computer I/O port system with a port address decoder with only four address lines shown. 编码器 应用举例 数据选择器 4选1数据选择器 集成数据选择器 一、 4选1数据选择器 真值表 逻辑表达式 地址变量 输入数据 由地址码决定从４路输入中选择哪１路输出。 逻辑图 二、 集成数据选择器 集成双4选1数据选择器74LS153 选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。 集成8选1数据选择器74LS151 74LS151的真值表 * * * * 2.2 组合逻辑电路 学习要点： 组合电路的分析方法和设计方法 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法 组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆） 2.2.1 组合逻辑电路的分析 逻辑图 逻辑表达式 1 1 最简与或表达式 化简 2 2 从输入到输出逐级写出 最简与或表达式 3 真值表 3 4 电路的逻辑功能 当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。 4 逻辑图 逻辑表达式 例： 最简与或表达式 真值表 用与非门实现 　　电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。 电路的逻辑功能 真值表 电路功能描述 例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。 　　设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 2 2 逻辑表达式 2.2.2 组合逻辑电路的设计 3 卡诺图 最简与或表达式 化简 4 5 逻辑变换 6 逻辑电路图 3 化简 4 1 1 1 Y= AB +AC 5 6 1、半加器 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 2.2.3 常用组合逻辑部件 2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 二、 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级连 集成二进制4位超前进位加法器 译码器 二进制译码器 二-十进制译码器 显示译码器 把代码状态的特定含义翻译出来的过程称为译码，实现译