3-数字IC设计流程课案.ppt

Jicheng_training@ Jicheng_training@ 数字IC设计流程 数字IC设计流程 制定芯片的具体指标 用系统建模语言对各个模块描述 RTL设计、RTL仿真、硬件原型验证、电路综合 版图设计、物理验证、后仿真等 具体指标 制作工艺 裸片面积 封装 速度 功耗 功能描述 接口定义 算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成为实际电路版图 对功能，时序，制造参数进行检查 TAPE-OUT Digital IC design flow Marketing request Architecture specs Architecture engineer Project function spec Top architect design spec Design spec example RTL coding RTL design engineer/design engineer 使用verilog编程实现 Arch/algorithm emulation algorithm engineer C/C++/Matlab Digital IC design flow IP Level RTL coding IP Level RTL simulation IP level verification IP Level Verification engineer Makefile 仿真验证工具: Synopsys:VCS Mentor:ModelSim Cadence:Verilog-XL Cadence :NC-Verilog Unit/chip Level RTL simulation Unit/chip level verification fullchip Verification engineer C/C++/systemc/ systemVerilog/UVM Integrate engineer Full_chip test plan verification spec/test plan Digital IC design flow Logic synthesis 逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。 逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard ????? cell）的面积，时序参数是不一样的。 gatelevel level verification gatelevel Verification engineer ASIC design engineer 逻辑综合工具: Synopsys:Design Compiler（DC）Cadence:RC，Synplicity:Synplify Digital IC design flow 形式验证 从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能 ASIC front-end Design engineer 形式验证工具: Synopsys:Formality Digital IC design flow STA 静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。 ASIC front-end Design engineer STA工具: Synopsys:Prime Time(PT) Tcl Script STA timing满足，得到最终netlist Digital IC design flow STA 静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。 ASIC front-end Design engineer 形式验证工具: Synopsys:Prime Time(PT) Tcl Script STA timing满足，得到最终netlist DFT(design for test) DFT eng