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计算机组成原理 ⊙第三章存储系统 习 题 课 第五章 1. 请在括号内填入适当答案。在CPU中： （1）保存当前正在执行的指令的寄存器是 。 （2）保存当前正在执行的指令地址的寄存器是 。 （3）算术逻辑运算几个通常放在 和 。 * 指令寄存器 地址寄存器 通用寄存器 数据缓冲寄存器 2.参见图5.15的数据通路。画出存数指令“STO R1，（R2）”的指令周期流程图，其含义是将寄存器R1的内容传送至R2为地址的数存单元中，标出各微操作信号序列。 * R20, G, ARi R10, G, DRi PC-AR M-DR DR-IR R2-AR R1-DR DR-M PC0, G, ARi R/W=R DR0, G, ARi R/W=W * R2-AR R1-DR DR-DCache PC-ICache ICache-IR 3.参见图5.15的数据通路。画出存数指令“LDA （R3）， R0”的指令周期流程图，其含义是将（R3）为地址数存单元的内容取至寄存器R0中，标出各微操作信号序列。 * PC-AR M-DR DR-IR R3-AR M-DR DR-R0 PC0, G, ARi R/W=R DR0, G, ARi R30, G, ARi DR0, G, R0i R/W=R * PC-ICache ICache-IR R3-AR Dcache-DR DR-R0 6.假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。一直微指令长度为32位，请估算控制存储器容量。 解： 该机器的总微指令数：80*3+1=241 总位数：241*32=7712 总容量：7712/8=964 * 8.某机有8条微指令I1~I8，每条微指令所包含的的微指令控制信号如下表所示。 微指令 A B C D E F G H I J I1 √ √ √ √ √ I2 √ √ √ √ I3 √ √ I4 √ I5 √ √ √ √ I6 √ √ √ I7 √ √ √ I8 √ √ √ * a~j分别对应10种不同性质的微命令信号，假设一条微指令的控制字段仅限位8位，请安排微指令的控制字段格式 10.某计算机有如下不见：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0~R3，暂存器C和D。（1）请将各逻辑部件组成一个数据通路，并标明数据流动方向。 * R0 R1 R2 R3 IR PC C D MDR MAR M 移位器 + +1 ALU （2）画出“ADD R1，R2”指令的指令周期流程图。 * PC-MAR M-MDR MDR-IR R1-MAR D+1-R2 PC-MAR 取指令 M-MDR-C R2-MDR M-MDR-D C+D-MDR MDR-M，R2-D （2）画出“ADD R1，R2”指令的指令周期流程图。 * PC-MAR M-MDR MDR-IR R1-C 取指令 R2-D C+D-R2 11.已知某机采用微程序控制方式，控存容量为512×48位，微程序可在整个控存中实现转移，控制微程序转移的条件共4个，为指令采用水平格式，后继微指令地址采用断定方式，请问：（1）微指令的三个字段分别应为多少位？ 微程序水平格式为 已知控存容量为512×48位，则微指令为48位，下地址为9位（512=29） 微程序转移的条件共4个，则测试判断为4位 则微命令共48-9-4=35位 * 微命令（控制字段） 测试判断 下一条地址 （2）画出对于这种微指令格式的微程序控制器逻辑框图 微程序控制器组成原理框图 * 12.今有4级流水线，分别完成取指、指令译码并取数、运算、送结果4步操作。今假设完成各步操作的时间依次为100ns，100ns，80ns，50ns。请问： （1）流水线的操作周期应设计为多少？ （2）若相邻两条指令发生数据相关，硬件上不采取措施，那么第2条指令要推迟多少时间进行？ （3）如果在硬件设计上加以改进，至少需推迟多少时间？ * 答：流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性 答：遇到数据相关时，就停顿第2条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟2个时钟周期