5.FPGA时序优化方法.pdf

1 FPGA时序优化方法 课程安排 ? 时序收敛流程 ? 如何解决FPGA中存在的时序问题 ? 通过FPGA设计工具进行时序优化 2 课程安排 ? 时序收敛流程 ? 如何解决FPGA中存在的时序问题 ? 通过FPGA设计工具进行时序优化 3 4 设计完成后，如何判断一个成功的设计？ ? 设计是否满足面积要求---是否能在选定的器件中实现； 通常资源占用率不要超过85%。 ? 设计是否满足性能要求---能否达到要求的工作频率。 ? 管脚定义是否满足要求---信号名、位置、电平标准及数 据流方向等。 成功的FPGA设计 5 如何判断设计适合所选芯片？ ? 所选芯片是否有足够的资源容纳更多的逻辑？如果有，有多少？ Memory资源有多少BITS? ? 如果适合所选芯片, 能否完全成功布通? 手段：查看 Map Report 或者 Place Route Report 面积报告 时序收敛 ? 在设计的过程中，为了达到时序要求，前端综 合与后端的布局布线过程是反复的 ? 时序在反复中延时逐渐变小，从而满足设计要 求，这一个过程称为时序收敛 -通过对综合工具设置 -采用合适的优化技术 -修改布局布线 可以通过上述方式达到时序收敛 6 ? Project Navigator 产生两种时序报告： ?Post-Map Static Timing Report ?Post-Place Route Static Timing Report ? 时序报告包含没有满足时序要求的详细路径的描述，用于 分析判断时序要求没有得到满足的原因。 ? Timing Analyzer用于建立和阅读时序报告。 时序收敛流程 7 8 时序收敛流程 9 性能突破重点在三步： 1. 充分利用IP资源 ? DSP48, PowerPC processor, EMAC，SDR/DDR Controller FIFO, block RAM等等。 2. 具有良好的代码风格 ? Use synchronous design methodology ? Ensure the code is written optimally for critical paths ? Pipeline 3. 充分利用synthesis工具和Place Route工具参数选择 ? Try different optimization techniques ? Add critical timing constraints in synthesis ? Apply full and correct constraints ? Use High effort 时序收敛流程 10 流水线操作 ? 流水线技术几乎是最常用的提供系统工作速率的强 有力手段。 ? 它是面积换取速度思想的又一种具体体现。 节拍1 节拍2 节拍1 节拍3 节拍2 节拍3 节拍1 节拍2 节拍3 输入信号 输出选择器 输出信号 11 流水线操作 ? 考虑一个电路每个时钟周期执行N个操作，工作频 率为F。我们可以认为吞吐量为 N*F ops/sec。 ? Pipeline本质上是通过增加F来提高吞吐量，达到 latency和area的tradeoff。 ? 什么决定了最高工作频率呢？ ? 回忆static timing analysis ? 在flip flops之间的最大延时 12 流水线操作（STA） ? 时序电路之间的组合电路延时决定整个电路的速度，即最大工作 时钟频率，故不可太复杂。 最小时钟周期：T=Tco+Tdelay+Tsetup 最快时钟频率：F= 1/T 13 解决方式（PIPELINE技术） 通过将Algorithm分为两 个部分，在中间插入寄 存器 14 流水线技术 ? 其思想是利用寄存器将一条长路径切分成几段小路径 ，从而达到提高工作速率的作用。 ? 假设原路径延时为t，加入2级流水线并且假设路径切 割均匀，则路径延时可以减少到约t/3，从而系统速率 可以提高到原来的3倍左右。 ? 当然要注意的是输出同时会往后推迟3个时钟周期。所 以采用流水线技术时，要记得进行时序调整。 15 流水线设计例子 ? 设计din1 + din2 + din3 + din4结果输出给dout。 din1 din2 din3 din4 dout 16 PIPELINE程序实例 ? 未用PIPELINE技术前的程序： ?