飞思卡尔单片机教学详解.ppt

第三章 MC9S12单片机的内核及片上资源 §3-1 内核结构及引脚 §3-2 内部寄存器 §3-3 堆栈 §3-4 内部存储器 §3-5 复位及时钟 §3-6 中断 §3-7 最小系统设计 内容提要: 内核结构—存储器 以MC9S12DP256为例 256K FLASH 12K RAM 4K EEPROM MC9S12DG128拥有128K的FLASH，8K的RAM，2K的EEPROM。 §3-1 内核结构及引脚 电压调整模块及相关引脚 电压调整模块 给内核供电2.5V VDD1/2和VSS1/2：内核供电引脚，之间要接去耦电容 VREGEN引脚上拉 使能电压调整模块，VDD1/2，VDDPLL使用内部2.5V电源 VREGEN引脚接地 禁止模块，VDD1/2，VDDPLL接外部2.5V电源 VDDR、VSSR：电压调整模块及I/O供电，分别接电源和地，之间要接去耦电容 时钟和锁相环及相关引脚 EXTAL、XTAL：接外部振荡器 RESET：接外部复位，低电平有效 XFC：接锁相环滤波电容 VDDPLL、VSSPLL：锁相环供电引脚。使能电压调整模块（ VREGEN 上拉）时，该引脚直接去耦电容。 模式选择及相关引脚 模式选择和PORTE复用 TEST：保留脚，接地 XIRQ：非屏蔽中断 IRQ：可屏蔽中断 R/W：读写信号，指示总线上数据方向 LSTRB：总线模式下低位字节（奇地址）选通 ECLK：内部总线时钟输出，一般在宽扩展模式下地址锁存用 BKGD（MODC）、MODB、MODA：模式选择 NOACC/XCLKS：当前外部总线操作无效 模式选择 地址数据总线 PORTA和PORTB作为扩展模式下的数据和地址复用总线，寻址达到64K范围 窄模式下：PORTA为8位数据总线 宽模式下：PORTA、PORTB为16位数据总线 PTK为扩展存储器超过64K时用，不扩展时作为普通I/O口。 扩展窄模式地址线接法 扩展宽模式地址线接法 ATD模块及相关引脚 VRH、VRL：参考高压和参考低压，一般接5V（隔离）和GND（单点共地）。 VDDA、VSSA：A/D模块电源引脚。 AN0-AN7：模拟量输入引脚，8个通道。 作普通I/O时，只能输入，不能输出。 定时器及相关引脚 IOC0-7： 输入捕获：捕获外部有效边沿 输出比较：输出一定宽度的脉冲 作为普通I/O口时，为PORTT，输入输出。 SPI、PWM及相关引脚 2个SPI口 MISO：主机输入/从机输出 MOSI：主机输出/从机输入 SCK：同步时钟（主机提供，从机接受） SS：从机选择（1-主机，0-从机） PWM0-7：PWM模块8个通道 作为普通I/O：PORTP 异步串行口及相关引脚 2个SCI： RXD：数据接收 TXD：数据发送 1个SPI 1个BDLC 4（5）个CAN：RXCAN接收、TXCAN发送 作为普通I/O使用：PORTS，PORTM 中断I/O口 作为普通并行I/O口：PORTJ、PORTH PJ口和PH口可以作为中断口：可选择上升或者下降沿中断； PJ6和PJ7与I2C和CAN4模块复用引脚。（ I2C：SDA数据引脚、SCL时钟引脚） 电源引脚 *VDD1、2，VSS1、2：内部逻辑供电 *VDDPLL，VSSPLL：锁相环供电 *-使能电压调整模块（ VREGEN 上拉），该引脚直接去耦电容。 VDDX，VSSX：I/O供电电源引脚 VDDR，VSSR：电压调整器及I/O供电电源引脚 VDDA，VSSA：A/D模块供电电源引脚 §3-2 内部寄存器 累加器A、B：保存操作数和操作结果，组成16位累加器D。 变址寄存器X、Y：寻址操作、临时数据、参与运算。 堆栈指针SP：中断、子程序调用，暂存数据。堆栈由高地址向低地址生成，栈顶为实栈顶。 程序计数器PC ：存放下一条要执行的指令地址。 条件码寄存器CCR：包括5个状态指示器、两个中断屏蔽位、STOP指令控制位。 §3-3 堆栈 堆栈由高地址向低地址生成，SP总是指向最后进入堆栈的一个字节 实栈顶 ——压栈时先调整堆栈指针（SP←（SP－1）），后保存数据。 ——出栈时先弹出数据，后修改栈顶（SP←（SP＋1）） 子程序调用时，程序返回地址自动压栈、 中断响应后，除断点地址自动压栈外，CPU寄存器Y、X、A、B、CCR也依次自动压栈；执行中断返回指令时，断点地址和CPU寄存器按照和入栈时相反的顺序依次自动出栈。 栈区必须在程序开始部分在内部RAM区指定，即SP的初始化。 中断进栈举例：执行到$80F0处的程序时，CPU响应中断，且此时SP的内容（栈顶）为$3F00，则 自动压栈的内容和顺序 中断返回时，自动出栈的内容和顺序 §3-4 内部存储器—基本内存空间 内部寄存器