雷达信号产生与处理的设计与验证(part2)讲述.pptx

雷达信号产生与处理的设计与验证 姒强 2013,5 雷达信号产生与处理设计的硬件平台 一、软件无线电实验平台-MFSS6842简介 MFSS6842前面板接口 雷达信号产生与处理设计的硬件平台 10M参考输出时钟：输出10MHz正弦波，在没有外部参考输入时钟的条件下，须将该端口与10M参考输入时钟相连。 10M参考输入时钟：为设备提供10M参考时钟，在没有外部参考输入时钟的条件下，须将该端口与10M参考输出时钟相连。 雷达信号产生与处理设计的硬件平台 +5V电源输入：通过电源适配器为设备提供工作电源。 电源开关：按下电源开关，红色指示灯亮起，设备可以正常工作；再次按下开关，指示灯熄灭，设备关闭。 雷达信号产生与处理设计的硬件平台 USB2.0接口：用于设备与计算机USB之间的通信接口，必须通过USB连接线缆及相应的程序才能完成通信功能。 雷达信号产生与处理设计的硬件平台 RS232接口：用于设备与计算机RS232之间的通信接口，必须通过串口连接线及相应的程序才能完成通信功能。 雷达信号产生与处理设计的硬件平台 DSP JTAG调试口：用于实验平台中DSP器件的程序调试、下载，必须通过XDS510-USB2.0 DSP仿真器(9芯)及CCS开发软件配合使用。 雷达信号产生与处理设计的硬件平台 FPGA JTAG调试口：用于实验平台中FPGA器件的程序调试、下载，必须通过USB Blaster下载线(7芯)及QuartusII开发软件配合使用。 雷达信号产生与处理设计的硬件平台 FPGA预留IO口：FPGA扩展接口，通过此接口将设备内部FPGA部分预留的IO接口与外部设备或电路板连接，实现FPGA与外设的通信。 注：接口为TTL电平 雷达信号产生与处理设计的硬件平台 使用范例 雷达信号产生与处理设计的硬件平台 MFSS6842后面板接口 雷达信号产生与处理设计的硬件平台 DA：包含4个独立DAC中频输出端口，通过实验平台编写FPGA程序控制相应的输出。 雷达信号产生与处理设计的硬件平台 AD：包含4个独立ADC中频输入端口，通过实验平台编写FPGA程序实现中频信号采样。 雷达信号产生与处理设计的硬件平台 射频输入、输出：用于中频到射频或射频到中频的上、下变频处理，采用模拟电路实现。 雷达信号产生与处理设计的硬件平台 二、MFSS6842核心电路板简介 雷达信号产生与处理设计的硬件平台 雷达信号产生与处理设计的硬件平台 FPGA：Altera公司StratixII FPGA系列，提供较多的可编程逻辑资源。(EP2S90F1020I4) 雷达信号产生与处理设计的硬件平台 4通道ADC：采用4片Analog Device公司(ADI) 模数转换器AD9223。 分辨率：12 位 采样率：125MSPS 模拟带宽：650MHz 差分输入 高性能SHA 片内基准电压源 雷达信号产生与处理设计的硬件平台 4通道DAC：采用4片Analog Device公司(ADI) 模数转换器AD9744。 分辨率：14 位 时钟：210MHz CMOS兼容输入 片内基准电压源 差分输出 雷达信号产生与处理设计的硬件平台 时钟：采用高稳定度10MHz温补晶振作为基准(10M参考输出)。 雷达信号产生与处理设计的硬件平台 三、硬件实验一 1.实验目的 熟悉MFSS6842平台的使用 熟悉QuartusII的开发、调试、测试 熟悉DAC和ADC的基本操作 2.实验内容 实现一路10MHz连续波的产生(DAC) 实现一路10MHz连续波的采集(ADC) 雷达信号产生与处理设计的硬件平台 3.实验步骤 FPGA程序设计(DA、AD) MFSS6842平台硬件连接 FPGA程序下载、测试(示波器、在线逻辑分析) FPGA程序设计(DA、AD) 4.实验过程 DAC满量程(14Bit)对应最大输出幅度为2Vp-p，ADC满幅度(12Bit)对应最大输入幅度为1Vp-p ?ADC饱和 雷达信号产生与处理设计的硬件平台 将DAC最大输出幅度控制在0.6Vp-p 14Bit DAC最高2位作为符号位 DAC：采样率100MHz，精度12Bit ADC：采样率100MHz，精度12Bit DAC采用偏移码输入 14Bit DAC最高2位设为0，等效12Bit 设计指标 雷达信号产生与处理设计的硬件平台 总体设计框图 FPGA DAC1 S1(t) DA[11..0] DACLK SLEEP_DAC=0 ADC4 ADCLK PWDN_ADC=0 REFCLK=10MHz ADCLK=DACLK=100MHz AD[11..0] REFCLK 雷达信号产生与处理设计的硬件平台 FPGA设计框图 PLL (10:1) REFCLK DACLK ADCLK 地址计数器 DACL