微机原理及应用02_1分解.ppt

第2章 IA－32结构微处理器及其结构;2.1 微处理器的主要性能指标;2.1.5 高速缓存大小（Cache）－与运行速度有关。 2.1.6 虚拟存储空间－可通过硬件和软件的综合来扩大用户可用存储空间，支持运行比实际内存大得多的的大任务。 2.1.7 是否能构成多处理器系统 2.1.8 工艺形式及其他－封装形式、电源电压、功耗、使用环境（商、工、军）及控制功能（中断等）。;表 IA－32结构微处理器家族主要性能简介;表 IA－32结构微处理器家族主要性能简介(续）;2.2 8086/8088微处理器;1. 执行部件（EU）;2. 总线接口部件（BIU）;实际地址PA的产生过程;8086的20位地址是： PA＝（段首趾×16）＋偏移地址;2.2.2 8086的寄存器结构;数据寄存器的隐含使用;状态标志寄存器 F;（2）控制标志位;2.2.3 8086的引脚特性;1. 地址/数据总线（AD15~AD0 双向、三态) 2. 地址/状态总线（A16/S3，A17/S4，A18/S5， A17/S6 ） （1）S4和S3的功能 （2）S5 用来指示中断允许标志IF的状态。 （3）S6始终是低电平。;3. 控制总线 （1）BHE/S7 时分复用引脚。在总线的T1状态输出BHE，其它状态输出S7，S7为备用状态信号，目前无定义。 ;（2）RD－读控制信号（输出，三态、低电平有效、DMA时悬空）。 （3）READY－准备就绪信号（输入，高电平有效）。 （4）TEST－测试信号（输入，低电平有效） （5）INTR－可屏蔽中断请求信号（输入，高电平有效）。 （6）NMI－非屏蔽中断请求信号（输入，上升沿有效）。 （7）RESET－复位信号（输入，高电平有效）。复位后F，IP，DS，SS，ES及指令队列缓冲器清零，CS＝0FFFFH，CPU从FFFF0H开始执行程序。 （8）CLK－时钟脉冲（输入），占空比1/3(1/3周期为高电平)，一般由8243A时钟发生器提供。;4. 电源和地线 电源线Vcc接入电压＝＋5V±10％；两个GND均应接地。 5. 其他控制线 8086 CPU 的 24～31号引脚均为控制信号线，其定义由8086的工作方式（最小方式或最大方式）决定。 ;2.2.4 8088 与 8086 的比较;2.2.5 8086 的时钟和总线周期概念;2. 总线周期 （1）当存储器或外设速度低，在T3发READY无效信号，在T3之后插入TW（等待状态），直到存储器或外设发出READY有效信号，CPU才自动脱离TW进入T4状态。 （2）总线周期只用于CPU与存储器或外设之间传送数据和填充指令队列。总线周期之后如为空闲周期，若前周期为写周期16位总线继续驱动，否则低16位处于浮空状态。;2.2.6 8086/8088 的工作方式;8282/ 8283引脚图; (3) 8286/8287的应用 8286（不反向）/8287（反向）是Intel的8位双向三态缓冲器。可对数据总线增加驱动能力。8286与74LS245相同的结构和特性 。OE为三态控制信号，在系统中接8086的DEN端。T为数据传送方向控制信号，接8086的D T/R端。;8286/ 8287引脚图;（4）最小方式下，24～31号引脚功能的定义 ① M/IO（输出三态）：接存储器和接口芯片的CS片选端，DMA时浮空。 ② WR（输出，三态，低电平有效）：有效期间在T2，T3 和Tw，DMA时浮空。 ③ HOLD总线保持请求信号（输入，高电平有效）：由DMA类器件发来请求占用总线的控制信号。 ④ HLDA总线保持应答（输出，高电平有效）：对HOLD的应答。 ;CLK; ⑤ INTA中断响应信号（输出，低电平有效）：是对INTR的响应。 ; ⑥ ALE（Address Latch Enable）地址锁存允许信号（输出，高电平有效）：该信号不能被浮空。 ⑦ DEN（Data Enable）数据允许信号（输出，低电平有效，三态）：接8286 的OE端，DMA时浮空。 ⑧DT/R（Data Transmit/Receive）数据收/发控制信号（输出，三态）：接8286的T端，控制其数据传送方向。;8086 最小方式系统的系统最小结构;作业 2