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第2章 可编程逻辑器件 ;2.1 简单可编程逻辑器件;1. PLD;PLD阵列的表示方法：PLD可以用阵列图来表示，阵列图是将缓冲器、与门阵列和或门阵列组合起来构成的。图中，A、B为输入信号，F1 F2 F3为输出信号。与阵列固定，或阵列可编程。 ;2 . PLA ;3 . PAL;PAL电路的逻辑阵列结构图如图所示。 图中，PAL由与阵列和或阵列构成，与阵列是可编程的，采用熔丝编程技术来实现，而或阵列是固定的。用PAL实现逻辑函数的形式是与-或表达式，由于其或阵列采用固定连接，为适应不同函数与-或式中与项数不同的情况，PAL器件中或门的输入端数一般不做成一样，而是有多有少，以适应不同函数的需要。图中所示每个或门的输入端数为4个。;4 . GAL ;典型的GAL器件有两类，一类是与阵列可编程、或阵列固定的电路结构，另一类GAL器件的与阵列和或阵列都可以编程，是一种新型的GAL器件。 典型的GAL器件GAL18V10结构如图2-4所示，器件型号中的18表示最多有18个引脚作为输入端，10表示器件内含有10个OLMC，最多可有10个引脚作为输出端。GAL18V10的阵列图由五部分组成：10个输入缓冲器、10个输出缓冲器、10个输出逻辑宏单元、可编程与门阵列和10个输出反馈/输入缓冲器。除此以外，还有时钟信号、三态控制端、电源及地线端。由于GAL中各寄存器的时钟信号是统一的，因此单片GAL器件只能实现同步时序电路。;GAL18V10的陈列结构图 ;2.2 复杂可编程逻辑器件（CPLD）;1 . CPLD概述 ;2 .CPLD的基本结构 ;Lattice的ispMACH 4000系列结构图 ;3 .CPLD的编程;2.3 现场可编程门阵列（FPGA） ;1 . FPGA概述 ;2 .FPGA的基本结构;四个角上的PLL是锁相环，一般用它对输入的时钟进行分频、倍频以产生所需要的时钟频率。IOES（input/output elements）是I/O单元，它们用于将FPGA内部的信号布线到I/O引脚。中间黑色的部分是内置的18×18乘法器（有多个）。两边灰色的是内部RAM模块。剩下白色的部分是逻辑阵列，它由多个LAB（Logic Array Block）组成。还有用于内部信号互连的布线逻辑（图中没有画出）。 Cyclone II提供4个PLL（每个PLL最多可有4个输出）和由16根全局时钟线组成的全局时钟网络。全局时钟网络贯穿整个芯片，可以给片内所有时序器件提供时钟。比如IOE、LE、内部乘法器和内置RAM模块等。Cyclone II中18×18乘法器的数量因具体的芯片不同而各不相同，每个18×18 乘法器可以配置成两个9×9乘法器使用。;3 . FPGA的编程 ;4 . CPLD/FPGA主流产品 ;MAX II 器件;Cyclone和Cyclone II系列是低成本FPGA，面向中低端应用。Cyclone II采用90nm工艺技术，1.2v内核供电，其中18×18乘法器多达150个，片内嵌入式存储器高达1.1Mbits，提供多达68,416个逻辑单元(LE)，密度超过第一代Cyclone FPGA的3倍，支持最多达四个可编程锁相环（PLL）和最多16个全局时钟线，具有较高的性能。Cyclone II器件内部的嵌入式乘法器是低成本DSP应用的理想解决方案。部分Cyclone器件和Cyclone II器件参数如下表所示。;Cyclone 器件 ;Stratix和Stratix II是高性能FPGA，面向高端应用。Stratix II FPGA等价逻辑单元（LE）高达180K，嵌入式存储器达到9 Mbits，Stratix II器件包括高性能的嵌入DSP块，它能够运行在370MHz，并为DSP应用进行优化，具有比DSP处理器更大的数据处理能力。 Xilinx的CPLD产品系列主要有：CoolRunner、XC9500系列。FPGA产品系列主要有：Virtex、Spartan系列等。Xilinx CPLD的特点是功耗很低。Spartan 系列是与Altera的Cyclone系列相竞争的产品，而Virtex系列与Altera的Stratix系列相当。 Lattice拥有众多产品系列，目前主流产品是ispMACH4000系列PLD和LatticeEC/ECP系列FPGA。