EDA技术实验答题.doc

PAGE \* MERGEFORMAT21 实验项目一： Quartus II 9.0软件的使用 1.实验目的 本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。 2.实验内容（原理） 利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。 Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。 3.实验所需仪器设备（或软件）、实验材料 实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG口线一根、USB下载线一根、USB下载器一个 实验的软件环境是：Quartus II 9.0软件 4.实验步骤（基本要求） 利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。 利用Quartus II 9.0软件实现引脚锁定和编译文件下载。 利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。 工程的创建： File——New Project Wizard…出现新建创建新工程向导对话框，选择NEXT，之后选择工程存放的路径，并创建一个新文件夹，填写工程的名字（顶程实体名默认和工程名一样，自动填充）芯片任选一个，Finish。 File——New——Block Diagram/Schematic File，之后保存File——save as ，按默认的顶层实体名保存。 在原理图编辑界面双击，弹出器件选对窗品，在NAME栏下分别输入and2和XOR、，查找与门和异或门以及或门，按下面的连接方式，接成全加器，并放放输入和输出端口，分别分名为A、B、SO、CO。 编译Processing——Start Compliation，或直接点击软件上方的编译图标，没有错误的话点击PROCESSing——Generate Functional Simulation Netlist。 File——New——Vectorform File并保存。在仿真文件一个一空白栏处右键，Insert——Insert Node or Bus…——Node Finder…点击List，将所有引脚列出，将左边栏内的引脚全部加到右边，并点击OK插入端口。 利用这个工具编辑A、B的状态，设置输入的四种可能组合：00，01，10，11。 Assignments——Settings…设置仿真类型为功能仿真，之后Processing——Start Simulation或采用软件上方的快捷图标 最终的仿真结果如下图所示： 引脚的绑定：Assignments-Pins,弹出引脚列表，在LOCAtion列表下，将引脚绑到对应的编号。 最后下载程序。Tools——Programmer。弹出下载对话框，设置好下载的硬件方式，点击START开始下载程序。 5.实验结果分析 （1）编译结果分析: 图为半加器的电路原理图A和B是加数和被加数的数据端口，So是和值的数据输出端口；Co则是进位数据的输出端口,So=A⊕B，Co=AB。 实验项目二：用原理图输入方法设计4位全加器 1.实验目的 本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的原理图输入方法、 层次化设计的方法等内容。其目的是通过一个4位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2.实验内容（原理） 1在实验1的基础上，将半加器设计成全加器，再利用4个全加器构成一个4位的加法器 3.实验所需仪器设备（或软件）、实验材料 实验的硬件环境是：微机一台、GW48 EDA实验开发系统一套、电源线一根、十芯JTAG口线一根、USB下载线一根、USB下载器一个 实验的软件环境是：Quartus II 9.0软件 4.实验步骤（基本要求） 按照以上介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 建立一个更高的原理图设计层次，利用以上获得的1位全加器构成4位加法器，并完成编译、综合、适配、仿真、硬件测试。 新建一个文件夹、新建一个工程，并将工程名保存为F_adder4，新建一个原理图文件保存为F_adder4，这个文件是最终的顶层实体。用来设计最终的全加器。 新件一个原理图文件，保