华南理工大学《数字系统设计》10A卷数字系统设计.docVIP

《 数字系统设计》试卷第 PAGE 4 页 共 NUMPAGES 6 页 姓名 学号 姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 ) ……………………………………………………密………………………………………………封………………………………………线……………………………………线……………………………………… _____________ ________ … 华南理工大学期末考试 《 数字系统设计 》试卷A 注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在试卷上(或答题纸上)； 3．考试形式：开（闭）卷； 4. 本试卷共 大题，满分100分， 考试时间120分钟。 题 号 一 二 三 四 五 六 总分 得 分 评卷人 一．选择题(每小题3分，共24分) 1. 为了得到高效可综合的同步电路，下列对时钟的描述，不正确的是（） A．避免使用混合时钟 B. 避免使用门控时钟 C．避免模块内部产生时钟 C. 同时使用时钟的上下边沿 2. VHDL语言是一种结构化设计语言；一个设计实体包括实体与结构体两部分，下面关于结构体描述正确的是（ ） A. 结构体描述了电路模块对外的接口信息B. 对应一个实体，结构体的描述方法是唯一的C. 结构体描述了器件综合的约束内容D. 结构体一般有三种描述方法：行为描述法、数据流描述法、结构描述法 3. 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD和FPGA结构与工作原理的描述中，正确的是( ) A. FPGA是基于乘积项结构的可编程逻辑器件 B. 在Altera公司生产的器件中，MAX7000系列属FPGA结构 C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置 D. FPGA全称为复杂可编程逻辑器件 4. 下列语句中不属于不能综合的VHDL描述是（ ） A. 延时模型中，after后面设置的时间延迟 B. wait for 结构 C. for…loop语句 D. 信号或变量的初始值 5. 下列电路模块中属于时序电路的是（ ） A. 优先级编码器 B. 3-8译码器 C. JK触发器 D. 异或门电路 6. 下列关于同步电路和异步电路的说法不正确的是（） A．同步电路可以消除毛刺和内部歪斜的数据，异步电路不行 B．同步电路具有可移植性，而异步电路很难重用和维护 C．同步电路与异步电路相比将会消耗更多的逻辑门资源 D．一般来说，同步电路比异步电路速度较快且电源消耗较少 7. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，错误的是( )。 A.?综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.?综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.?为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.?综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 8. ( ) 不属于FPGA的基本组成。 A 可编程逻辑块CLB B 可编程互连单元（I/O） C SRAM D 乘积项单元 二．简答题（20分） 1. 什么是信号建立时间?（2分）什么是信号保持时间？（2分） 2. 简述信号与变量的区别（5分） 3. 根据ASM图画出时序图。（4分） 4 请指出下列结构体错误的原因，并改正。（7分） Entity test is Port(clk,sel_en:in std_logic; Din_A,Din_B: in std_logic_vector(3 downto 0); Dout: out std_logic_vector(3 downto 0) ); End test; Architecture beh of test is begin Proc_a: process(clk) begin if clk’event and clk=’1’ then Dout=Din_A; end if; Proc_b:process(sel_en) begin if sel_en=’1’ then Dout=Din_B; end if; end process;