华南理工大学《数字系统设计》10B卷数字系统设计.docVIP

《 》试卷第  PAGE 9 页 共  NUMPAGES 9 页 姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 ) ……………………………………………………密………………………………………………封………………………………………线……………………………………线……………………………………… _____________ ________ … 诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试 《 数字系统设计 》试卷 B 注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在试卷上； 3．考试形式：闭卷； 4. 本试卷共 大题，满分100分， 考试时间120分钟。 题 号一二三四五六总分得 分评卷人 单项选择题（共10道，每题3分） 1、综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A.?综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.?综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.?为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.?综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 2、?大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__ 。 A.?FPGA全称为复杂可编程逻辑器件；B.?FPGA是基于乘积项结构的可编程逻辑器件；C.?基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.?在Altera公司生产的器件中，MAX7000系列属FPGA结构。 3、?VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。 A.?器件外部特性；B.?器件的内部功能；C.?器件的综合约束；D.?器件外部特性与内部功能。4．?不完整的IF语句，其综合结果可实现________。 ?A. 时序逻辑电路? B. 组合逻辑电路 ?C. 双向电路 ?D. 三态控制电路5.下列语句中是并行语句的是________。 A. IF流程控制语句 B. CASE流程控制语句 C. FOR…LOOP语句 D. PROCESS语句 6. 下列电路模块中属于时序电路的是________。 A. 优先级编码器 B. 3-8译码器 C. JK触发器 D. 异或门电路 7．VHDL属于是_______描述语言。 A普通硬件????? ?B行为?????????????C高级?????????? D低级 8. 基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为是_______设计法。 A自底向上?? 　B 自顶向下　　　　C积木式　　　　　　D顶层 9、在VHDL中，_______不能将信息带出对它定义的当前设计单元。 ? A 信号 ? B 常量 ??? C 数据 ?? D 变量 10、_______不属于FPGA的基本组成。 A 可编程逻辑块CLB B 可编程互连单元（I/O） C SRAM D 乘积项单元 简答题（共4道，每题5分） 简述信号与变量的区别，并举例说明两者的用法。 简述同步时序电路moore机的模型。 简述固有延时与传输延时的产生机理及两者之间的区别。 4、如何消除状态机输出的毛刺，给出两种解决方法。 三、设计题：根据下面综合后的LATCH和DFF的逻辑示意图，分别写出VHDL代码，包括实体和结构体（10分）。并简述LATCH和DFF的区别（2分）。 四、设计题(二选一作答，请在作答的题前打“√”，10分) 1．利用VHDL语言，设计一个通用的移位寄存器，数据宽度为4，复位优先级高于置位，置位优先级高于数据加载。实体说明如下，请补充结构体。 library IEEE; use IEEE.std_logic_1164.all; entity shft_reg is port ( DIR : in std_logic; --dir为‘1’时右移